基于Zynq的高速數(shù)據(jù)記錄儀的設(shè)計(jì)與實(shí)時性分析

杜金艷

(天津津航計(jì)算技術(shù)研究所, 天津 300308)

0 引言

目前，在一些高性能、高可靠性的電子設(shè)備上，為了分析系統(tǒng)參數(shù)，查看產(chǎn)品的工作過程狀態(tài)等原因，在大系統(tǒng)上通常都安裝了數(shù)據(jù)記錄儀。而作為無人機(jī)載數(shù)據(jù)記錄儀，則是在無人機(jī)飛行過程中，實(shí)時監(jiān)測并記錄飛行數(shù)據(jù)及設(shè)備的狀態(tài)信息[1]，分析系統(tǒng)參數(shù)不可缺少的設(shè)備。

根據(jù)某型無人機(jī)系統(tǒng)的總體要求，在該無人機(jī)載系統(tǒng)的初期研制階段，為了監(jiān)測無人機(jī)的各設(shè)備的性能指標(biāo)，在實(shí)際飛行試驗(yàn)過程中都要裝有數(shù)據(jù)記錄儀，然而對于無人機(jī)載系統(tǒng)，又由于結(jié)構(gòu)復(fù)雜，各種器部件較多，各個系統(tǒng)又由于功能不同，所采用的通訊方式也不盡相同，使得各硬件接口通訊速率不一致，最終導(dǎo)致每個設(shè)備接口的數(shù)據(jù)量有所差別[2]。因此，開展了高速率、多接口、大容量并行結(jié)構(gòu)的數(shù)據(jù)記錄儀設(shè)計(jì)和研究，對加快無人機(jī)的研制進(jìn)程、縮短研制周期、提高武器性能，具有十分重要的意義[3]。

1 系統(tǒng)架構(gòu)及原理

實(shí)時性指標(biāo)是作為數(shù)據(jù)記錄儀的最重要的性能之一，即作為記錄儀，要完整記錄所有設(shè)備接口接收到的數(shù)據(jù)，且不允許記錄時丟幀[4]。通常，在實(shí)際的設(shè)計(jì)系統(tǒng)中，系統(tǒng)的硬件平臺設(shè)計(jì)和軟件優(yōu)化這兩個方面則是影響系統(tǒng)實(shí)時性指標(biāo)的主要因素。在工程設(shè)計(jì)階段，有很多實(shí)際因素要需要考慮，其中包括設(shè)備的研制成本、研發(fā)周期及可靠性等諸多方面，所以，一般硬件平臺的設(shè)計(jì)要選擇成熟度高、設(shè)計(jì)簡單的方案，而當(dāng)硬件平臺設(shè)計(jì)完成后，硬件接口通訊的處理方式、軟件優(yōu)化程度都會對系統(tǒng)實(shí)時性的提高起著決定性作用[5]。下面首先對硬件平臺進(jìn)行分析。

1.1 系統(tǒng)架構(gòu)

Xilinx公司的Zynq芯片XC7Z045，集成了ARM Cortex A9 雙核( PS，processing system)、以及可達(dá)最多相當(dāng)于500多萬個邏輯門可編程邏輯( PL，Programmable Logic)單元，它能夠簡單靈活地用于各種目的的應(yīng)用[6]。Zynq-7000芯片系列的架構(gòu)為用戶提供了一個開放式的設(shè)計(jì)環(huán)境，在可編程邏輯中，豐富的接口便于雙核Cortex-A9MPCore、及并行加速功能的開發(fā)，從而加速了產(chǎn)品開發(fā)進(jìn)度。

本系統(tǒng)的數(shù)據(jù)處理部分設(shè)計(jì)采用了ARM + FPGA架構(gòu)的Zynq-7000芯片，該設(shè)計(jì)是以ARM Cortex A9處理器為核心，F(xiàn)PGA可編程邏輯部分作為擴(kuò)展子系統(tǒng)，實(shí)現(xiàn)各種硬件接口的通訊協(xié)議，兩者之間使用高效的AXI( advanced extensible interface) 總線互接[10]，DDR3作為接收數(shù)據(jù)存儲的中間站，最終要通過SRIO高速通道轉(zhuǎn)存至數(shù)據(jù)存儲板，網(wǎng)絡(luò)接口作為記錄數(shù)據(jù)的回放通道；電源管理部分產(chǎn)生各器件所需的電壓種類，并進(jìn)行電源管理。這樣，通過一起進(jìn)行軟硬件協(xié)同來實(shí)現(xiàn)系統(tǒng)各個接口數(shù)據(jù)的高速采集、傳輸，同時為縮短產(chǎn)品的研制周期，系統(tǒng)中的數(shù)據(jù)存儲模塊則采用成熟的技術(shù)，貨架模塊產(chǎn)品，在此不做過多描述。

圖1 系統(tǒng)結(jié)構(gòu)框圖

1.2 系統(tǒng)原理

在圖1的系統(tǒng)架構(gòu)中，Zynq-7000芯片中的PS(ARM)端作為數(shù)據(jù)處理模塊的主控制器，它負(fù)責(zé)管理和控制各個硬件接口數(shù)據(jù)的接收和轉(zhuǎn)存工作，同時DDR3內(nèi)存顆粒用來做接收數(shù)據(jù)的大容量緩存。數(shù)據(jù)處理模塊的工作流程如下：Zynq-7000芯片中的PL(FPGA)實(shí)現(xiàn)與各個硬件外部接口通訊的功能，還要實(shí)現(xiàn)SRIO高速接口與數(shù)據(jù)存儲板通訊，它與PS是通過AXI總線互聯(lián)，AXI總線協(xié)議是基于沖突傳輸?shù)模峁┝藛我坏慕涌诙x,地址通道攜帶了控制消息，用于描述被傳輸?shù)臄?shù)據(jù)屬性，數(shù)據(jù)傳輸里實(shí)現(xiàn)“主”到“從”的傳輸是通過寫通道，寫響應(yīng)通道來完成一次“從”使用寫傳輸；讀通道用來實(shí)現(xiàn)數(shù)據(jù)從“從”到“主”的傳輸，它可以很方便的實(shí)現(xiàn)幾種典型的系統(tǒng)架構(gòu)拓?fù)洹S(ARM)則根據(jù)接收數(shù)據(jù)的數(shù)據(jù)量和數(shù)據(jù)速度要進(jìn)行分別處理，同時PS(ARM)端還要及時將PL(FPGA)緩存的接收數(shù)據(jù)搬移到DDR3中，避免緩存數(shù)據(jù)被覆蓋；與此同時，PS(ARM)還要找到并利用接收數(shù)據(jù)的空閑時間，調(diào)度SRIO模塊接口，及時的將數(shù)據(jù)轉(zhuǎn)移到數(shù)據(jù)存儲模塊中，避免異常情況下的數(shù)據(jù)丟失。

2 設(shè)計(jì)需求分析

根據(jù)Zynq-7000芯片的強(qiáng)大的處理能力，在搭建的系統(tǒng)硬件平臺上，如果采用ARM處理器配合FPGA按接口順序完成數(shù)據(jù)采集，會由于硬件接口接收的數(shù)據(jù)量和傳輸速度不相同，導(dǎo)致系統(tǒng)接收丟失數(shù)據(jù)，從而實(shí)時性得不到保證。在此要求下，就要發(fā)揮FPGA并行處理的能力，對各個硬件接口并行處理數(shù)據(jù)，來實(shí)現(xiàn)對數(shù)據(jù)處理的提速。因此，這個系統(tǒng)設(shè)計(jì)對Zynq-7000芯片的PL并行設(shè)計(jì)和PS軟件的數(shù)據(jù)處理設(shè)計(jì)均提出了較高的要求[7]，同時要發(fā)揮軟硬件協(xié)同的優(yōu)勢。

2.1 需求分析

在進(jìn)行Zynq-7000芯片的PL設(shè)計(jì)時，首先要分析各個對外硬件接口的時序需求，才能保證設(shè)計(jì)實(shí)現(xiàn)能夠滿足系統(tǒng)的實(shí)時性要求。首先，對于接收數(shù)據(jù)的PCM同步串口，它的傳輸數(shù)據(jù)量中等，每幀64個字節(jié)，傳輸時鐘為2.56 MHz，雖然傳輸速度不太高，但在產(chǎn)品加電期間一直會有數(shù)據(jù)傳輸，數(shù)據(jù)存儲總量還是很可觀的，因此，F(xiàn)PGA要對接收數(shù)據(jù)幀進(jìn)行多包緩存，緩解ARM頻繁讀取該數(shù)據(jù)緩存，這樣就不會過多占用ARM的處理時間；其次，對于同步串口傳輸?shù)臄?shù)據(jù)，傳輸?shù)臄?shù)據(jù)量大，每幀數(shù)據(jù)量4 K字節(jié)，8 Mbps的波特率，數(shù)據(jù)的傳輸周期為10 ms，同樣在產(chǎn)品加電期間也一直進(jìn)行數(shù)據(jù)傳輸，作為FPGA無法緩存太多的接收數(shù)據(jù)，因此，需要ARM及時將數(shù)據(jù)取走，避免丟失數(shù)據(jù)幀；最后，對于Cameralink圖像傳輸接口，需要接收的圖像數(shù)據(jù)量巨大，每幅圖像數(shù)據(jù)為6 600*4 401*2字節(jié)，大小約為60 MB，數(shù)據(jù)傳輸周期為3 s，其中只有1 s有有效數(shù)據(jù)傳輸，其余2 s無數(shù)據(jù)傳輸，是空閑時間，在產(chǎn)品加電期間，圖像數(shù)據(jù)傳輸時間約為200 s，因此Cameralink圖像接口的數(shù)據(jù)是實(shí)時性要求最高的，系統(tǒng)要優(yōu)先處理；對于SRIO高速接口要及時將數(shù)據(jù)傳輸?shù)酱鎯Π?，更要盡量少占用ARM的處理時間；對于1553等其他接口速度和數(shù)據(jù)處理實(shí)時性要求不高，軟件正常處理即可。

2.2 時間剖面

通過以上對各個硬件接口需求進(jìn)行分析，可以得到幾個關(guān)鍵硬件接口傳輸數(shù)據(jù)時間維度，如圖2，以時間為橫軸，各個時間段的數(shù)據(jù)傳輸密度是不同的，通過圖可以更清晰的看到在圖像數(shù)據(jù)1 s的傳輸時間里，數(shù)據(jù)量達(dá)到最大。因此，要充分利用接口數(shù)據(jù)傳輸?shù)母鱾€空閑時段，關(guān)鍵是在圖像傳輸?shù)目臻e2 s時間段，要把同步串口和PCM硬件接口的數(shù)據(jù)接收完成，如果有可能還要完成數(shù)據(jù)存儲。在實(shí)際產(chǎn)品的工作過程中，由于同步串口數(shù)據(jù)的傳輸速度，在其接收和存儲過程中會被圖像數(shù)據(jù)流多次打斷，這個情況從上圖也可以看到。因此，最關(guān)鍵的是在保證圖像數(shù)據(jù)優(yōu)先接收的同時，要保證同步串口數(shù)據(jù)和PCM接口數(shù)據(jù)不丟失。

圖2 接口傳輸數(shù)據(jù)時間框圖

3 硬件設(shè)計(jì)

按照硬件接口數(shù)據(jù)傳輸?shù)乃俣燃皩?shí)時性的要求，要進(jìn)行數(shù)據(jù)處理優(yōu)先級排隊(duì)，根據(jù)上述分析，軟硬件要優(yōu)先處理接收的圖像數(shù)據(jù)，當(dāng)PS接收到完整的一幀圖像數(shù)據(jù)時，SRIO高速接口要及時將數(shù)據(jù)傳輸?shù)酱鎯Π?；同時，PS要利用圖像數(shù)據(jù)接收的空閑時間處理同步串口數(shù)據(jù)和PCM接口數(shù)據(jù)，最后，如果系統(tǒng)有需要，再利用空閑時間偶爾處理一下其他接口的數(shù)據(jù)。

3.1 圖像數(shù)據(jù)

對于Cameralink接口傳輸?shù)膱D像數(shù)據(jù)，由于一幅圖像數(shù)據(jù)量太大，F(xiàn)PGA的內(nèi)部緩存不能存儲完整的一幀圖像數(shù)據(jù)，因此，就要將一幀圖像數(shù)據(jù)按照二維的“行”和“列”進(jìn)行分解，F(xiàn)PGA設(shè)計(jì)按照圖像的“行”來進(jìn)行存儲，每行數(shù)據(jù)為6 600*2個字節(jié)，因此，在FPGA內(nèi)部開設(shè)8 K*16 bit的RAM空間作為一行數(shù)據(jù)緩存，同時還要防止丟失數(shù)據(jù)，設(shè)置A/B緩存來乒乓緩沖，當(dāng)FPGA接收到一行圖像數(shù)據(jù)時，放到A緩存，及時產(chǎn)生“行”中斷信號通知ARM，ARM接收到“行”中斷信號后，啟動DMA把數(shù)據(jù)從緩存搬移到DDR3中，在這個過程如果再來圖像數(shù)據(jù)，要放到B緩存；同時，PL還要記錄圖像數(shù)據(jù)的“行”和幀的各種狀態(tài)，包括圖像數(shù)據(jù)的行數(shù)、列數(shù)等參數(shù)供ARM來查詢。

涉及到進(jìn)行高速數(shù)據(jù)傳輸時，主要是應(yīng)用DMA功能。DMA主要采用的是PL側(cè)的AXI CDMA核，ARM設(shè)置傳輸?shù)脑吹刂泛湍康牡刂?、以及傳輸?shù)臄?shù)據(jù)長度，ARM通過AXI-lite接口(AXI-GP)向AXI CDMA發(fā)送指令，AXI CDMA則是通過Zynq的AXI-HP通路和DDR3交換數(shù)據(jù)，PL側(cè)是通過AXI-S來讀寫DMA的數(shù)據(jù)。

由于傳輸?shù)膱D像數(shù)據(jù)是16 bit，而ARM的總線寬度是32 bit[9]，如果FPGA對圖像數(shù)據(jù)不進(jìn)行任何處理，這樣在進(jìn)行DMA傳輸時，傳輸總線的有效傳輸效率只有50%，浪費(fèi)了一半的帶寬，因此，F(xiàn)PGA還要將圖像數(shù)據(jù)組合成32 bit，提高總線的DMA傳輸效率。具體實(shí)現(xiàn)框圖如下。

圖3 PL接收圖像數(shù)據(jù)框圖

3.2 串口數(shù)據(jù)

對于同步串口數(shù)據(jù)和PCM硬件接口的數(shù)據(jù)，經(jīng)過上述需求分析，也需要對接收數(shù)據(jù)進(jìn)行A/B乒乓緩存處理，ARM應(yīng)用查詢方式處理。PL側(cè)同步串口數(shù)據(jù)及PCM接口接收數(shù)據(jù)框圖如圖4，兩個接口的處理方法類似。

圖4 FPGA接收串口數(shù)據(jù)框圖

當(dāng)串口電路工作在接收模式時，串行數(shù)據(jù)和串行時鐘同時進(jìn)入到串并轉(zhuǎn)換器，F(xiàn)PGA自動檢測幀起始標(biāo)志，并判斷幀頭格式。當(dāng)接收到正確的幀頭后，控制CRC校驗(yàn)使能有效，并根據(jù)接收到的數(shù)據(jù)幀長度對數(shù)據(jù)進(jìn)行接收，將接收數(shù)據(jù)緩存到FPGA內(nèi)部RAM，同步串口和PCM接口開設(shè)的緩存大小均為4KB。數(shù)據(jù)接收完成后，進(jìn)行CRC校驗(yàn)并記錄相應(yīng)硬件狀態(tài)來供PS查詢，當(dāng)PS在空閑時間查詢到接收數(shù)據(jù)完成標(biāo)志后，把PL內(nèi)部緩存數(shù)據(jù)搬移到DDR3中。發(fā)送模塊工作原理也相似，當(dāng)ARM想發(fā)送數(shù)據(jù)時，先把發(fā)送數(shù)據(jù)填充到發(fā)送緩沖區(qū)，然后啟動發(fā)送命令，F(xiàn)PGA按照發(fā)送格式自動發(fā)送幀頭和數(shù)據(jù)，發(fā)送完成進(jìn)行CRC校驗(yàn)，置發(fā)送完成標(biāo)志。

在實(shí)際系統(tǒng)工作時，同步串口數(shù)據(jù)在搬移到DDR3的過程中，在同步串口的10 ms周期里，可以計(jì)算得出，大約會傳輸圖像數(shù)據(jù)約45行。因此，同步串口數(shù)據(jù)搬移過程會被圖像數(shù)據(jù)流頻繁打斷，當(dāng)該過程被接收圖像數(shù)據(jù)打斷后，PS主流程會先處理圖像數(shù)據(jù)，當(dāng)搬移完一行的圖像數(shù)據(jù)后，再回來繼續(xù)處理同步串口數(shù)據(jù)。因?yàn)橥酱谑茿/B乒乓緩存，若46行圖像數(shù)據(jù)處理的時間小于同步串口一幀的數(shù)據(jù)傳輸周期，同步串口數(shù)據(jù)就不會丟失。

這個同步接口未采用FPGA內(nèi)的DMA方式進(jìn)行傳輸，主要是考慮到：如果同步接口的DMA和圖像的DMA同時傳輸時，都會占用DDR3的總線，都會占用ARM的AXI-GP端口，這樣不能保證圖像數(shù)據(jù)存儲的優(yōu)先性，因此該接口未采用DMA。后續(xù)可以對此進(jìn)行驗(yàn)證。

3.3 SRIO高速接口

SRIO互聯(lián)技術(shù)是面向嵌入式系統(tǒng)開發(fā)的，它提出了高性能、同時基于包交換的新一代高速互聯(lián)技術(shù)，它的數(shù)據(jù)傳輸過程是基于請求和響應(yīng)機(jī)制的。SRIO傳輸能夠在某種模式下扮演主模塊的角色，即能夠直接向處理器推送數(shù)據(jù)，而不需要產(chǎn)生中斷。這樣有一個好處，就是可以減少來中斷數(shù)量，減少與中斷的握手時間，并將DMA釋放給執(zhí)行其他任務(wù)。

在FPGA的SRIO模塊設(shè)計(jì)過程中，由于ARM時序緊張，所以要盡量利用PL來完成SRIO的傳輸操作，不過多占用ARM的時間。在FPGA設(shè)計(jì)中采用AXI DataMover IP核設(shè)計(jì)來完成PL側(cè)的DMA功能，DataMover IP核用來實(shí)現(xiàn)流接口(AXI4 STREAM)和存儲器接口(AXI4 Memory Maped)的轉(zhuǎn)換，是一個數(shù)據(jù)傳輸通道；DataMover的狀態(tài)接口主要用來描述DMA的工作狀態(tài)等信息；配置寄存器模塊主要用來對AXI_DataMover IP核進(jìn)行初始化的配置，以使其能正常的工作。PL側(cè)的SRIO模塊會根據(jù)系統(tǒng)的需要來主動發(fā)起不同的事務(wù)類型，設(shè)置一定的數(shù)據(jù)長度進(jìn)行數(shù)據(jù)傳輸，從而不需要PS的參與，節(jié)省了ARM的時間開銷。

在SRIO模塊中，PS設(shè)置命令參數(shù)，SRIO模塊會根據(jù)不同的參數(shù)，執(zhí)行不同的事務(wù)類型，組織相關(guān)的請求事務(wù)的數(shù)據(jù)包。SRIO模塊主要采用SRIO的IP核進(jìn)行設(shè)計(jì)，SRIO的IP核實(shí)現(xiàn)了SRIO的鏈路層，在這個基礎(chǔ)上FPGA進(jìn)行了數(shù)據(jù)的打包和拆包功能，并解析SRIO的事務(wù)類型，經(jīng)過SRIO的物理鏈路把數(shù)據(jù)包發(fā)送到目標(biāo)端口，要是帶有響應(yīng)的事務(wù)，還要查詢相應(yīng)的響應(yīng)端口，接收處理響應(yīng)數(shù)據(jù)。圖5是SRIO模塊進(jìn)行數(shù)據(jù)傳輸?shù)氖疽鈭D。

圖5 SRIO模塊傳輸示意圖

4 軟件設(shè)計(jì)

PS中的ARM軟件處理和PL遵循同樣的優(yōu)先級處理原則，實(shí)現(xiàn)系統(tǒng)實(shí)時接收的目標(biāo)。ARM軟件的處理流程為：ARM軟件初始化并設(shè)置中斷使能，在主程序中處理各種數(shù)據(jù)及流程，當(dāng)接收到圖像數(shù)據(jù)中斷后，ARM軟件要立即響應(yīng)，啟動DMA搬移圖像數(shù)據(jù)到DDR3中，在此過程中ARM不響應(yīng)任何其他的操作，當(dāng)接收到完整的一行數(shù)據(jù)后，ARM可以繼續(xù)執(zhí)行被打斷的任務(wù)，直到下次中斷的到來；當(dāng)接收到完整的一幀圖像數(shù)據(jù)后，通知SRIO模塊，SRIO模塊啟動PL中的DMA功能，設(shè)置事務(wù)類型，將數(shù)據(jù)轉(zhuǎn)存到存儲板；ARM軟件在接收圖像數(shù)據(jù)的空閑時間要查詢同步串口和PCM接口的數(shù)據(jù)的標(biāo)志，當(dāng)查詢到串口的接收數(shù)據(jù)滿后，ARM將數(shù)據(jù)陸續(xù)搬移到DDR3中，而在此過程中，要實(shí)時響應(yīng)圖像數(shù)據(jù)的中斷并進(jìn)行數(shù)據(jù)處理，當(dāng)中斷處理完成后，ARM再繼續(xù)搬移串口數(shù)據(jù)，由于各個接口之間的速度差異性，并不會導(dǎo)致同步串口及PCM接口丟失數(shù)據(jù)。ARM利用空閑時間啟動SRIO及時將數(shù)據(jù)轉(zhuǎn)存到存儲板。流程圖如圖6所示。

圖6 軟件流程框圖

5 實(shí)驗(yàn)結(jié)果與分析

完成系統(tǒng)設(shè)計(jì)后，要對系統(tǒng)的指標(biāo)進(jìn)行測試，驗(yàn)證系統(tǒng)是否滿足設(shè)計(jì)需求。首先進(jìn)行各個硬件接口數(shù)據(jù)采集時間和轉(zhuǎn)存時間進(jìn)行測試，測試各時間指標(biāo)時發(fā)現(xiàn)，同步串口和PCM接口的ARM處理時間開銷太大，而圖像數(shù)據(jù)處理的時間是足夠的。經(jīng)分析，原因?yàn)?個串口的數(shù)據(jù)都是8 bit，ARM軟件在處理數(shù)據(jù)時，采用FOR循環(huán)語句進(jìn)行字節(jié)讀取，這樣處理的效率非常低，因此更改為采用memcpy內(nèi)存拷貝函數(shù)指令，而memcpy指令是4字節(jié)對齊的，因此，要在PL中將串口數(shù)據(jù)都拼接為32 bit，這樣memcpy函數(shù)指令的源地址和目的地址都為4字節(jié)對齊，就可以通過雙字賦值的方式來完成數(shù)據(jù)拷貝的，這樣提高了總線傳輸效率。ARM軟件按照上述更改完成后，同步串口和PCM接口數(shù)據(jù)的處理時間都得到了很大的提升。系統(tǒng)模擬實(shí)際的工作狀態(tài)并對其進(jìn)行性能測試，PCM接口是40包數(shù)據(jù)緩存，測試的時間指標(biāo)如表1。

5.1 時間指標(biāo)測試

表1 數(shù)據(jù)記錄儀接收數(shù)據(jù)詳情

5.2 軟件系統(tǒng)測試

產(chǎn)品設(shè)計(jì)完成后，應(yīng)用測試設(shè)備對產(chǎn)品進(jìn)行測試，開發(fā)了測試程序，測試環(huán)境框圖如圖7。

圖7 系統(tǒng)結(jié)構(gòu)原理框圖

在對產(chǎn)品測試的過程中發(fā)現(xiàn)，由于圖像數(shù)據(jù)的DMA搬移過程是在ARM軟件的主流程中進(jìn)行的，圖像數(shù)據(jù)還是受到了同步串口和PCM接口數(shù)據(jù)流的影響，當(dāng)其串口搬移時間過長(超過220 μs*2)時，就會導(dǎo)致接收的圖像丟失了某行數(shù)據(jù)。最后經(jīng)過分析，將ARM軟件的處理改為：在中斷程序中搬移每行圖像數(shù)據(jù)，這樣會占用ARM的中斷時間90 μs，90 μs時間對同步串口和PCM接口的數(shù)據(jù)影響不大，因?yàn)榇谑?0 ms一幀的周期，PCM接口每幀傳輸是200 μs，且40包緩存，所以串口不會丟幀。經(jīng)過更改后，測試結(jié)果正常，數(shù)據(jù)記錄儀工作可靠，實(shí)時性高，已滿足實(shí)際應(yīng)用要求。

6 結(jié)束語

針對ZYNQ芯片的異構(gòu)處理器結(jié)構(gòu)特征，通過對外部接口設(shè)備的時序分析,設(shè)計(jì)并實(shí)現(xiàn)了一種基于ZYNQ芯片的數(shù)據(jù)記錄儀方案，仔細(xì)研究了實(shí)時性的關(guān)鍵因素，并詳細(xì)介紹了PL可編程部分及PS軟件的實(shí)現(xiàn)過程及軟硬件協(xié)同處理方法，最后并對其進(jìn)行了優(yōu)化。最后實(shí)驗(yàn)結(jié)果表明，此設(shè)計(jì)滿足系統(tǒng)要求。此方案提高了數(shù)據(jù)記錄的可靠性和實(shí)時性，同時也提高了系統(tǒng)擴(kuò)展的靈活性。