基于高速采樣的實(shí)時(shí)DDC架構(gòu)技術(shù)

吳曉曄,胡志偉,白曉遠(yuǎn)

(1.北京航天測(cè)控技術(shù)有限公司，北京 100041; 2.空裝駐北京地區(qū)第二軍事代表室，北京 100074)

0 引言

示波器是一種用途十分廣泛的電子測(cè)量?jī)x器，它能把肉眼看不到的電信號(hào)變換為看得見的圖像，便于人們研究微觀世界電現(xiàn)象的變化過程[1]。在所有電子測(cè)量?jī)x器中，示波器市場(chǎng)規(guī)模最大。高端示波器可在通信、計(jì)算機(jī)、微電子等傳統(tǒng)產(chǎn)業(yè)以及新一代信息技術(shù)、生物、高端裝備制造、新能源、新材料等新興產(chǎn)業(yè)的設(shè)計(jì)開發(fā)、生產(chǎn)中廣泛應(yīng)用，地位顯著，是研發(fā)和生產(chǎn)過程中必不可少的設(shè)備，對(duì)于提升我國電子測(cè)量?jī)x器的整體水平具有重要意義。

近年來，隨著大規(guī)模數(shù)字集成電路、數(shù)?；旌想娐?、模擬電路快速發(fā)展，導(dǎo)致應(yīng)用需求呈綜合化發(fā)展趨勢(shì)，混合域示波器發(fā)展迅猛[2-4]，示波器既要實(shí)現(xiàn)傳統(tǒng)示波器的功能，又要實(shí)現(xiàn)頻域、調(diào)制域功能，如實(shí)現(xiàn)頻譜分析、矢量信號(hào)分析、跳頻信號(hào)分析功能，在這樣的應(yīng)用背景下，示波器的數(shù)字域信號(hào)處理中需要實(shí)現(xiàn)實(shí)時(shí)DDC技術(shù)，該技術(shù)是示波器功能擴(kuò)展的基礎(chǔ)，可以實(shí)現(xiàn)示波器增值應(yīng)用，大大拓展示波器的應(yīng)用領(lǐng)域。本文研究的示波器輸入通道數(shù)為4，ADC的采樣率為20 GSa/s，模擬帶寬為4 GHz，垂直分辨率為8比特， 輸入靈敏度為1 mVpp～1 Vpp，輸入阻抗為50Ω或1MΩ。實(shí)時(shí)DDC的輸入數(shù)據(jù)可以來源于任意一個(gè)輸入通道，即DDC的輸入數(shù)據(jù)流速度為20 GSa/s，通過實(shí)時(shí)DDC處理，用戶根據(jù)分析帶寬需求進(jìn)行設(shè)置可以得到不同速率的I/Q數(shù)據(jù)流，該I/Q數(shù)據(jù)流通過PCIe DMA操作送給計(jì)算機(jī)，計(jì)算機(jī)上通過不同的信號(hào)處理算法實(shí)現(xiàn)不同的功能應(yīng)用。

本文組織如下，首先給出實(shí)時(shí)DDC架構(gòu)，接著分析數(shù)字正交混頻設(shè)計(jì)，下面分別給出FIR1、FIR2、FIR3、HB濾波器設(shè)計(jì)，最后通過矢量信號(hào)分析軟件對(duì)實(shí)時(shí)DDC的指標(biāo)進(jìn)行了評(píng)估。

1 高速采集模塊硬件方案

實(shí)時(shí)DDC運(yùn)行的硬件平臺(tái)為20 GSa/s高速信號(hào)采集模塊，每個(gè)采集模塊的支持2個(gè)模擬通道，總體方案如圖1所示，該模塊和4 GHz信號(hào)調(diào)理模塊及背板交互。整機(jī)中有兩個(gè)20 GSa/s高速采集模塊，每個(gè)模塊實(shí)現(xiàn)兩通道4 GHz寬帶模擬信號(hào)的20 GSa/s采集與信號(hào)處理。

圖1 高速采集硬件方案

20 GSa/s高速采集模塊接收來自4 GHz信號(hào)調(diào)理模塊的輸出信號(hào)，將模擬信號(hào)數(shù)字化，然后進(jìn)行數(shù)字邏輯處理和數(shù)字信號(hào)處理。背板與20 GSa/s高速采集模塊的交互信號(hào)包括電源、PCIe信號(hào)、時(shí)鐘信號(hào)、觸發(fā)與同步信號(hào)，20 GSa/s高速采集模塊內(nèi)部的多個(gè)電源均源自背板提供的電源，將背板提供的電源進(jìn)行DC-DC或LDO處理提供給相應(yīng)芯片；通過PCIe信號(hào)實(shí)現(xiàn)對(duì)20 GSa/s高速采集模塊的控制和數(shù)據(jù)讀取方式，為了提高數(shù)據(jù)傳輸效率，采用DMA方式實(shí)現(xiàn)數(shù)據(jù)讀取操作；時(shí)鐘信號(hào)為100 MHz，背板為兩個(gè)20 GSa/s高速采集模塊提供相同的基準(zhǔn)時(shí)基；觸發(fā)與同步信號(hào)的功能是實(shí)現(xiàn)多個(gè)采集模塊的觸發(fā)與同步操作。

該模塊主要完成的功能包括：(1)4 GHz寬帶模擬信號(hào)數(shù)字化；(2)通道復(fù)用信號(hào)數(shù)字化后，高速AD數(shù)據(jù)流合成；(3)高速觸發(fā)邏輯實(shí)現(xiàn)；(4)高速數(shù)據(jù)流的數(shù)據(jù)抽取，實(shí)現(xiàn)不同采樣速率；(5)實(shí)時(shí)DDC處理；(6)高速數(shù)據(jù)流存儲(chǔ)；(7)緩存數(shù)據(jù)傳輸給計(jì)算機(jī)單元。

根據(jù)硬件功能需求，20 GSa/s高速采集模塊由電源轉(zhuǎn)換電路、時(shí)鐘電路、兩個(gè)20 GSa/s模擬-數(shù)字轉(zhuǎn)換電路、兩個(gè)FPGA芯片、兩個(gè)DDR3 SODIMM模塊、高速連接器等組成。時(shí)鐘電路提供系統(tǒng)工作所需的多路時(shí)鐘，包括FPGA、高速ADC、DDR3、PCIe接口等需要的多種不同速率時(shí)鐘。在這些時(shí)鐘中，高速ADC電路對(duì)時(shí)鐘的質(zhì)量需求最高，對(duì)于時(shí)鐘抖動(dòng)有著嚴(yán)格的要求，時(shí)鐘的質(zhì)量直接影響ADC的有效位數(shù)。板卡上共有兩個(gè)20 GSa/s模擬-數(shù)字轉(zhuǎn)換電路，每個(gè)20 GSa/s模擬-數(shù)字轉(zhuǎn)換電路由4個(gè)5GSa/s ADC通過交叉采樣實(shí)現(xiàn)，這樣20 GSa/s高速采集模塊單板共需要8個(gè)5 GSa/s ADC完成雙通道20 GSa/s信號(hào)采樣。20 GSa/s采樣后形成的高速數(shù)據(jù)流通過LVDS接口送給FPGA，由FPGA完成數(shù)據(jù)校準(zhǔn)及后續(xù)處理工作。

2 實(shí)時(shí)DDC架構(gòu)

實(shí)時(shí)DDC信號(hào)處理架構(gòu)如圖2所示，輸入信號(hào)為20 GSa/s數(shù)據(jù)流，輸入信號(hào)首先進(jìn)行去載波操作，即輸入信號(hào)和cos(wt)、sin(wt)相乘，相乘后數(shù)據(jù)流速度為20 GSa/s，不論是20 GSa/s輸入采樣數(shù)據(jù)流還是20 GSa/s的cos(wt)、sin(wt)數(shù)據(jù)流，在FPGA內(nèi)部都無法通過串行實(shí)現(xiàn)，因此需要通過并行的方法，本文通過64路250 MSa/s并行數(shù)據(jù)流實(shí)現(xiàn)20 GSa/s樣本速率。cos(wt)、sin(wt)通過NCO IP核實(shí)現(xiàn)，64路本地NCO的輸出信號(hào)相位在360度內(nèi)均勻分布，64路本地NCO的復(fù)數(shù)輸出和64路輸入信號(hào)分別相乘，得到64路復(fù)數(shù)數(shù)據(jù)流。對(duì)64路并行復(fù)數(shù)數(shù)據(jù)流進(jìn)行并行FIR1濾波操作，輸出數(shù)據(jù)流為1.25 GSa/s，之后為2個(gè)FIR濾波器和10個(gè)HB濾波器，每通過一個(gè)HB濾波器，輸出數(shù)據(jù)速率降低一倍。

圖2 實(shí)時(shí)DDC架構(gòu)

表1 各級(jí)濾波器輸入輸出數(shù)據(jù)速率

類別輸入速率輸出速率FIR120GSa/s1.25GSa/sFIR21.25GSa/s625MSa/sFIR3625MSa/s312.5MSa/sHB1312.5MSa/s156.25MSa/sHB2156.25MSa/s78.125 MSa/sHB378.125 MSa/s39.0625 MSa/sHB439.0625 MSa/s19.53125 MSa/sHB519.53125 MSa/s9.765625 MSa/sHB69.765625 MSa/s4.8828125 MSa/sHB74.8828125 MSa/s2.44140625 MSa/sHB82.44140625 MSa/s1.220703125 MSa/sHB91.220703125 MSa/s610.3515625kSa/sHB10610.3515625kSa/s305.17578125 kSa/s

實(shí)時(shí)DDC的NCO載波中心頻率可任意設(shè)置，有效范圍在4 GHz內(nèi)，最高I/Q輸出速率為FIR1輸出，高達(dá)1.25 GSa/s，最低I/Q輸出速率為HB10輸出，速率305.175 781 25 KSa/s。實(shí)時(shí)DDC的設(shè)計(jì)最高可支持500 MSymbol/s符號(hào)速率，最低可支持1 kSymbol/s符號(hào)速率，可滿足絕大部分應(yīng)用需求。

3 數(shù)字正交混頻設(shè)計(jì)

數(shù)字正交混頻是實(shí)時(shí)DDC框架的第一步信號(hào)處理，通過數(shù)字正交混頻，實(shí)現(xiàn)去載波化，設(shè)輸入信號(hào)為x(t)，I支路正交混頻輸出Imix(t)和Q支路正交混頻輸出Qmix(t)如下式所示：

Imix(t)=x(t)×cos(wt)

(1)

Qmix(t)=x(t)×sin(wt)

(2)

數(shù)字正交混頻的數(shù)學(xué)處理過程非常簡(jiǎn)單，但從工程角度而言，具有一定的實(shí)現(xiàn)復(fù)雜度，表現(xiàn)在超高速數(shù)據(jù)流并行處理環(huán)節(jié)，輸入信號(hào)為20 GSa/s數(shù)據(jù)流，將20 GSa/s拆成64路312.5 MSa/s并行數(shù)據(jù)流，即20 GSa/s數(shù)字輸入序列x(n)拆成x1(n)，x2(n)，…，x64(n)，分別如下式所示：

x1(n)=x(n×64)n=0,1,2…

(3)

x2(n)=x(n×64+1)n=0,1,2…

(4)

?

x64(n)=x(n×64+63)n=0,1,2…

(5)

cos(wt)、sin(wt)通過FPGA內(nèi)部的NCO IP實(shí)現(xiàn)，同樣，需要例化64個(gè)NCO，每個(gè)NCO的cos和sin輸出的位寬為12位，64個(gè)NCO具有相同的工作時(shí)鐘，頻率控制字相同，64個(gè)初始相位在360內(nèi)均勻分布。

圖3 數(shù)字正交混頻實(shí)現(xiàn)架構(gòu)

示波器的模擬帶寬為4 GHz，同時(shí)結(jié)合20 GSa/s的輸入采樣數(shù)據(jù)流速率，NCO可設(shè)置的頻率范圍在0～4 GHz內(nèi)，NCO的位寬為32位，對(duì)于20 GSa/s而言，LSB代表的分辨率為4.66 Hz。數(shù)字正交混頻硬件架構(gòu)如上圖所示，該架構(gòu)共消耗64個(gè)NCO、128個(gè)乘法器，NCO的深度為4 096，輸出信號(hào)為12位有符號(hào)數(shù)，乘法器兩端的輸入分別為8位和12位有符號(hào)數(shù)，輸出為12位有符號(hào)數(shù)。

4 FIR1濾波器設(shè)計(jì)

4.1 FIR1濾波器設(shè)計(jì)

FIR1濾波器在數(shù)字正交混頻之后，第一級(jí)采用FIR濾波器的目的是為了實(shí)現(xiàn)更大的實(shí)現(xiàn)靈活性，可以更好的抑制帶外分量。FIR1濾波器的輸入數(shù)據(jù)流速率為20 GSa/s，輸出I/Q速率為1.25 GSa/s，相當(dāng)于FIR1濾波器實(shí)現(xiàn)低通濾波+16抽取。

圖4 FIR1濾波器架構(gòu)

通過并行架構(gòu)實(shí)現(xiàn)FIR1濾波器需要64個(gè)子FIR濾波器，因此濾波器系數(shù)長(zhǎng)度一定是64的倍數(shù)。輸出I/Q速率為1.25 GSa/s，在FPGA內(nèi)部通過4個(gè)并行的312.5 MSa/s數(shù)據(jù)流表示，即I1(n)由I1 1(n)，I12(n)，I13(n)，I14(n)表示，Q1(n)由Q1 1(n)，Q12(n)，Q13(n)，Q14(n)表示。

(6)

(7)

(8)

(9)

(10)

(11)

(12)

(13)

輸入模擬信號(hào)頻率范圍DC-4 GHz，采樣率20 GHz，對(duì)于第一級(jí)FIR濾波器而言，輸入20 GSa/s數(shù)據(jù)流，輸出1.25 GSa/s數(shù)據(jù)流，通帶頻率設(shè)置在0.4 GHz，阻帶頻率設(shè)置在0.85 GHz，同時(shí)考慮濾波器的系數(shù)長(zhǎng)度為64的整數(shù)倍，對(duì)64階、128階、192階、256階濾波器頻響做仿真分析，以確定最佳長(zhǎng)度濾波器，64階、128階、192階、256階濾波器頻響曲線如圖5～9所示。對(duì)64階、128階、192階、256階濾波器幅頻響應(yīng)曲線進(jìn)行分析可知192階濾波器最佳，192階濾波器可在帶外衰減83 dB。

圖5 64階FIR幅頻曲線

圖6 128階FIR幅頻曲線

圖7 192階FIR幅頻曲線

圖8 256階FIR幅頻曲線

圖9 192階FIR濾波器脈沖相應(yīng)曲線

64個(gè)子FIR濾波器的系數(shù)由FIR濾波器系數(shù)抽取而得，對(duì)于192階FIR濾波器而言，其系數(shù)記為h0h1h2…h(huán)191,每個(gè)FIR子濾波器系數(shù)長(zhǎng)度為3，F(xiàn)IR1系數(shù)為h0h64h128,FIR2系數(shù)為h1h65h129,FIR64系數(shù)為h63h127h191,其它依此類推。FIR1濾波器的輸入為12位有符號(hào)數(shù)，濾波器系數(shù)為16位有符號(hào)數(shù)，輸出為12位有符號(hào)數(shù)，為了實(shí)現(xiàn)FIR1濾波器輸入信號(hào)和輸出信號(hào)的幅度一致性，需要對(duì)FIR1濾波器系數(shù)實(shí)現(xiàn)歸一化操作。

4.2 FIR2濾波器設(shè)計(jì)

FIR1濾波器之后為FIR2濾波器，F(xiàn)IR2濾波器的輸入數(shù)據(jù)流速率為1.25 GSa/s，輸出I/Q速率為625 MSa/s，相當(dāng)于FIR2濾波器實(shí)現(xiàn)低通濾波+2抽取。

圖10 FIR2濾波器架構(gòu)

通過并行架構(gòu)實(shí)現(xiàn)FIR2濾波器需要4個(gè)子FIR濾波器，因此濾波器系數(shù)長(zhǎng)度一定是4的倍數(shù)。輸出I/Q速率為625 MSa/s，在FPGA內(nèi)部通過2個(gè)并行的312.5 MSa/s數(shù)據(jù)流表示，即I2(n)由I21(n)，I22(n)表示，Q2(n)由Q21(n)，Q22(n)表示。

I21(n)=I11(n)*hFIR21(n)+I13(n)*hFIR23(n)

(14)

I22(n)=I12(n)*hFIR22(n)+I14(n)*hFIR24(n)

(15)

Q21(n)=Q11(n)*hFIR21(n)+Q13(n)*hFIR23(n)

(16)

Q22(n)=Q12(n)*hFIR22(n)+Q14(n)*hFIR24(n)

(17)

FIR2濾波器的通帶頻率250 MHz，阻帶312.5 MHz，通過仿真分析，48階FIR濾波器可以很好的滿足要求，其幅頻響應(yīng)曲線如圖11所示。

圖11 FIR2幅頻曲線

4個(gè)子FIR濾波器的系數(shù)由FIR2濾波器系數(shù)抽取而得，對(duì)于48階FIR2濾波器而言，其系數(shù)記為h0h1h2…h(huán)47，每個(gè)FIR子濾波器系數(shù)長(zhǎng)度為12，F(xiàn)IR21系數(shù)為h0h4h8…h(huán)44,FIR22系數(shù)為h1h5h9…h(huán)45,FIR23系數(shù)為h2h6h10…h(huán)46,FIR24系數(shù)為h3h7h11…h(huán)47。FIR2濾波器的輸入為12位有符號(hào)數(shù)，濾波器系數(shù)為16位有符號(hào)數(shù)，輸出為12位有符號(hào)數(shù)，為了實(shí)現(xiàn)FIR2濾波器輸入信號(hào)和輸出信號(hào)的幅度一致性，需要對(duì)FIR2濾波器系數(shù)實(shí)現(xiàn)歸一化操作。

4.3 FIR3濾波器設(shè)計(jì)

FIR2濾波器之后為FIR3濾波器，F(xiàn)IR3濾波器的輸入數(shù)據(jù)流速率為625 MSa/s，輸出I/Q速率為312.5 MSa/s，相當(dāng)于FIR3濾波器實(shí)現(xiàn)低通濾波+2抽取。

圖12 FIR3濾波器架構(gòu)

通過并行架構(gòu)實(shí)現(xiàn)FIR3濾波器需要2個(gè)子FIR濾波器，因此濾波器系數(shù)長(zhǎng)度一定是2的倍數(shù)。輸出I/Q速率為312.5 MSa/s，在FPGA內(nèi)部通過一路312.5 MSa/s數(shù)據(jù)流表示，即I3(n)和Q3(n)。

I3(n)=I21(n)*hFIR31(n)+I22(n)*hFIR32(n)

(18)

Q3(n)=Q21(n)*hFIR31(n)+Q22(n)*hFIR32(n)

(19)

FIR3濾波器的通帶頻率250 MHz，阻帶312.5 MHz，和FIR濾波器采用一樣的系數(shù)架構(gòu)，2個(gè)子FIR濾波器的系數(shù)由FIR3濾波器系數(shù)抽取而得。2個(gè)子FIR濾波器的系數(shù)由FIR3濾波器系數(shù)抽取而得，對(duì)于48階FIR3濾波器而言，其系數(shù)記為h0h1h2…h(huán)47,每個(gè)FIR子濾波器系數(shù)長(zhǎng)度為24，F(xiàn)IR31系數(shù)為h0h2h4…h(huán)46，F(xiàn)IR32系數(shù)為h1h3h5…h(huán)47。FIR3濾波器的輸入為12位有符號(hào)數(shù)，濾波器系數(shù)為16位有符號(hào)數(shù)，輸出為12位有符號(hào)數(shù)，為了實(shí)現(xiàn)FIR3濾波器輸入信號(hào)和輸出信號(hào)的幅度一致性，需要對(duì)FIR3濾波器系數(shù)實(shí)現(xiàn)歸一化操作。

4.4 HB濾波器設(shè)計(jì)

FIR3濾波器之后為10個(gè)HB濾波器，HB濾波器的輸入數(shù)據(jù)速率在FPGA芯片接受的范圍內(nèi)，因此，10個(gè)HB濾波器的架構(gòu)相同，采用串行架構(gòu)即可實(shí)現(xiàn)HB濾波器，工程實(shí)現(xiàn)較為簡(jiǎn)單，以HB1為例，輸入數(shù)據(jù)流速率為312.5 MSa/s，輸出數(shù)據(jù)流速率為156.25 MSa/s，實(shí)現(xiàn)框圖如圖13所示。

圖13 HB1濾波器架構(gòu)

HB1濾波器的通帶頻率為125 MHz，通過仿真分析，29階HB1濾波器就可以滿足需求，其幅頻響應(yīng)曲線入圖14所示，在帶外可抑制85 dB。

圖14 HB1幅頻曲線

HB濾波器的架構(gòu)相同，介數(shù)相同，輸入為12位有符號(hào)數(shù)，濾波器系數(shù)為16位有符號(hào)數(shù)，輸出為12位有符號(hào)數(shù)，為了實(shí)現(xiàn)HB濾波器輸入信號(hào)和輸出信號(hào)的幅度一致性，需要對(duì)HB濾波器系數(shù)實(shí)現(xiàn)歸一化操作。

5 實(shí)時(shí)DDC指標(biāo)評(píng)估

如上所述，實(shí)時(shí)DDC共有13種抽取速率，最高I/Q速率1.25 GSa/s，最低305.175 781 25 kSa/s。通過65 GSa/s寬帶任意波形發(fā)生器施加激勵(lì)信號(hào)，從實(shí)時(shí)DDC評(píng)估角度而言，僅需產(chǎn)生BPSK調(diào)制信號(hào)即可，BPSK的數(shù)據(jù)流設(shè)置為01010101交替數(shù)據(jù)，對(duì)應(yīng)不同的I/Q速率，設(shè)置不同符號(hào)速率，載波頻分別設(shè)置為1.5 GHz和3 GHz，使用矢量信號(hào)軟件包進(jìn)行EVM評(píng)估，可判斷實(shí)時(shí)DDC設(shè)計(jì)是否滿足要求。矢量信號(hào)軟件包界面如圖15所示，1.5 GHz載波頻率下EVM評(píng)估結(jié)果如表2所示，3 GHz載波頻率下EVM評(píng)估結(jié)果如表3所示。

圖15 矢量信號(hào)分析軟件

表2 1.5 GHz載波頻率下EVM評(píng)估結(jié)果

類別符號(hào)速率設(shè)置實(shí)測(cè)EVM合格判據(jù)結(jié)論FIR1500MSym/s1.3%合格FIR2200MSym/s0.9%合格FIR3100MSym/s0.6%合格HB150MSym/s0.6%合格HB225MSym/s0.5%合格HB310MSym/s0.4%合格HB45MSym/s0.4%<3%合格HB52MSym/s0.4%合格HB61MSym/s0.3%合格HB7500kSym/s0.3%合格HB8200kSym/s0.3%合格HB9100kSym/s0.3%合格HB1050kSym/s0.3%合格

表3 3 GHz載波頻率下EVM評(píng)估結(jié)果

6 結(jié)束語

本文針對(duì)混合域示波器對(duì)調(diào)制域、頻域等多種應(yīng)用需求，提出了一種實(shí)時(shí)DDC框架結(jié)構(gòu)，該架構(gòu)為20 GSa/s示波器功能擴(kuò)展提供服務(wù)。該架構(gòu)由并行數(shù)字正交混頻、并行FIR1-FIR3濾波器、HB1-HB10濾波器組成，該架構(gòu)支持高至1.25 GSa/s I/Q速率低至300 kSa/s I/Q速率，具有極其良好的頻率響應(yīng)特性和幅度歸一化特性。通過矢量信號(hào)分析軟件，對(duì)13種I/Q速率進(jìn)行了EVM評(píng)估，EVM值大部分集中在0.5%以下，遠(yuǎn)遠(yuǎn)滿足指標(biāo)要求。

本文開發(fā)的實(shí)時(shí)DDC可以大大拓展示波器的應(yīng)用領(lǐng)域，該關(guān)鍵技術(shù)可為矢量信號(hào)分析、跳頻信號(hào)分析、普通頻譜分析和實(shí)時(shí)頻譜分析等頻域和調(diào)制域應(yīng)用奠定基礎(chǔ)，實(shí)現(xiàn)示波器增值。