一種面向高精度鎖相環(huán)的小數(shù)分頻器設(shè)計*

袁陳博 許雯婷 魏國梁 郭鵬飛

摘要：高精度的電路對鎖相環(huán)的輸出頻率在精度、帶寬、速度以及功耗上提出了更高的要求。本文使用對偶式的2/3分頻器搭建可以實(shí)現(xiàn)等占空比的多?？删幊谭诸l器，來實(shí)現(xiàn)2～2-1的任意整數(shù)分頻，再通過改進(jìn)的MASH2-1-1的∑-△調(diào)制器實(shí)現(xiàn)信號更高精度的小數(shù)分頻的輸出，此外在∑-△調(diào)制器的設(shè)計上本文還利用偽隨機(jī)序列發(fā)生器，在保證精度的情況下給∑-△調(diào)制器加上一定的抖動，從而優(yōu)化整體電路的噪聲搬移性能。

關(guān)鍵詞：小數(shù)分頻器;多模分頻器;MASH 2-1-1結(jié)構(gòu)∑-△調(diào)制器;偽隨機(jī)序列發(fā)生器

中圖分類號：TN772文獻(xiàn)標(biāo)志碼：A

1小數(shù)分頻器的電路結(jié)構(gòu)

1.1整體結(jié)構(gòu)

圖1所示的電路圖為該設(shè)計小數(shù)分頻器的整體結(jié)構(gòu)，由連續(xù)可編程整數(shù)分頻器以及∑-△調(diào)制器組成。當(dāng)VCO的輸出進(jìn)入初始預(yù)置的可編程分頻器完成M分頻之后，在調(diào)制器電路的控制下實(shí)現(xiàn)M-3到M+4的隨機(jī)分頻。從而在一定周期內(nèi)的平均意義上實(shí)現(xiàn)M.f的小數(shù)分頻比。

1.2可編程分頻器

由2/3雙模分頻器級聯(lián)而成的可編程分頻器在解決小分頻比輸入時會引起占空比不穩(wěn)定，本文提出了解決傳統(tǒng)2/3分頻器在3分頻時無法實(shí)現(xiàn)等占空比問題的設(shè)計方案。由2/3分頻器可以搭建實(shí)現(xiàn)2～2-1的任意整數(shù)分頻，具體電路圖如圖2所示，為實(shí)現(xiàn)2～2-1的任意整數(shù)分頻輸出，我們需要鉗制最后一級2/3分頻器的modi輸人為“1”。根據(jù)對2/3分頻器的邏輯功能分析，我們可以知道，在modi=1，P=1時，該分頻器實(shí)際上吞咽（swal10w）Tfi的一個周期。當(dāng)有n個2/3分頻器級聯(lián)時，整體電路分頻模的最小值為2，最大值為2加上最大吞咽的周期數(shù)。而最大吞咽周期數(shù)為1+2+4+…+2-1=2-1。便可以得出這樣分頻模的最大值為2+1-1。

然而上述可編程分頻器的模值范圍過窄，同時分頻后的信號占空比不理想，很難把控。在上述級聯(lián)搭建可編程分頻器的方法基礎(chǔ)上，解決以上問題必須改進(jìn)2/3分頻器單元。

對于等占空比問題，可以采用“錯位相或”的策略得到等占空比的三分頻信號。實(shí)際上實(shí)現(xiàn)向下拓展分頻比的方法比較容易，根據(jù)上述實(shí)現(xiàn)2～2+1-1可編程分頻器的電路特點(diǎn)可知，只要在原電路中加入一定的門電路使得后級的2/3分頻器不工作即可。因此可以在每一級的2/3分頻器modi輸入端加入或門“截斷”后面的電路。其原理如下，若第m級cut[]=1且前級cut端為0，則MMD模值便在2～2-1之間，以此類推，便可以實(shí)現(xiàn)連續(xù)整數(shù)分頻。這樣便可以通過控制截斷信號輸入端cut來實(shí)現(xiàn)MMD向下拓展分頻。最后將改良的2/3分頻器按圖3級聯(lián)便可以得到性能強(qiáng)大的可編程分頻器。

如果沖擊響應(yīng)為h（t）=e，則對于輸入來說，就是通過一個低通濾波器。但是對于量化噪聲而言，由于分子上還乘上了一個s，量化噪聲密度會隨著頻移的增加而逐漸加大，這樣在低頻處，量化噪聲就會得到一定的抑制。因此在環(huán)路有用的頻帶內(nèi)，量化噪聲的功率就變得很小，從而大大改善了信噪比。

在實(shí)際的應(yīng)用中一階調(diào)制器很少使用，為了達(dá)到良好的噪聲整形效果和隨機(jī)化增加輸出的序列長度，本文設(shè)計一種改進(jìn)的MASH2-1-1結(jié)構(gòu)，如圖5所示。其結(jié)構(gòu)主要有4個EFM和誤差消除電路組成。其中MASH2-1-1的EFM由16bit加法器和比較器組成。

其工作原理如下：該電路可以分為三級，第一級由加法器和比較器組成，第二、三級由16位加法器以及寄存器構(gòu)成。第一級溢出的那個周期，分頻比變成，第一級輸出的余數(shù)輸入第二級加法器，溢出的那一周期變?yōu)榉诸l，延遲一個周期后變?yōu)镹分頻，第二級輸出的余數(shù)輸入第三級，溢出的那一個周期進(jìn)行分頻，延遲一個周期后變成分頻，再延遲一個單元后變成N分頻。以此在每個調(diào)制的參考周期內(nèi)，分頻比在N-3到N+4變化。從而抑制小數(shù)雜散，使得在環(huán)路帶寬內(nèi)產(chǎn)生較少量的噪聲。同時考慮到分頻器精度的提高，本文在第一級加法器上又添加了一層精度可調(diào)層，其結(jié)構(gòu)仍然與第一級的第一層類似。但是在位寬上可以比第一層有所減少。本設(shè)計把第二層的溢出值輸入到第一層加法器的進(jìn)位端，從而實(shí)現(xiàn)精調(diào)。

式3即為傳統(tǒng)的MASHl-1-1結(jié)構(gòu)的分頻比（DR），

可見改進(jìn)電路的精度可以實(shí)現(xiàn)成倍的提升。此外改進(jìn)后的電路可以在加法器位數(shù)不變的情況下提高分頻的精度。

1.3.2 偽隨機(jī)數(shù)列發(fā)生器

可見，整體的偽隨機(jī)序列發(fā)生器由D觸發(fā)器及異或門組成。圖中Z一是反饋系數(shù)，其數(shù)值只可以是0或1，表示該反饋路徑是否存在。當(dāng)D觸發(fā)器的個數(shù)增多時，輸出的序列就會更具有隨機(jī)性。

2仿真與驗(yàn)證

在仿真方面本文使用veri10g以及simulink仿真工具，在小數(shù)分頻的整體搭建上，本文采用veri10g HDL語言描述并仿真。測試電路中設(shè)置32.5分頻，其波形圖如圖7所示。

可見，輸出值在-3～4之間變化，通過matlab的圖形數(shù)據(jù)統(tǒng)計工具，得出信號圖右側(cè)的統(tǒng)計數(shù)據(jù)，可以看到其小數(shù)部分平均值非常接近0.5，可見隨著時間的推移，真實(shí)值總會無限逼近理想值。

3 總結(jié)

本設(shè)計中面向高精度鎖相環(huán)的小數(shù)分頻結(jié)構(gòu)在一定程度上易于實(shí)現(xiàn)且極大地提高了分頻的精度，而且其分頻后信號的占空比可以十分接近50%，但是該小數(shù)分頻器的功耗相對傳統(tǒng)結(jié)構(gòu)的三階MASH結(jié)構(gòu)的功耗較高。相信小數(shù)分頻器的功耗會在日后的研究中得到改善。