基于Verilog語(yǔ)言的數(shù)字跑表電路設(shè)計(jì)

黃軼文 賀哲明 袁申 牟晨淏 劉立波

摘要：為實(shí)現(xiàn)體育比賽中的計(jì)時(shí)功能，以Verilog語(yǔ)言為基礎(chǔ)設(shè)計(jì)了包含分頻、計(jì)時(shí)顯示三大主要模塊。實(shí)現(xiàn)設(shè)計(jì)是通過(guò)Quartus II軟件，以Verilog語(yǔ)言為基礎(chǔ)，在FPGA芯片裝置上實(shí)現(xiàn)功能的驗(yàn)證以及功能的良好。

關(guān)鍵詞：原理；設(shè)計(jì)；實(shí)驗(yàn)原理

中圖分類號(hào)：TP393 文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1009-3044（2019）07-0240-02

通過(guò)FPGA實(shí)現(xiàn)電路設(shè)計(jì)制作用于比賽的數(shù)字跑表，實(shí)驗(yàn)設(shè)計(jì)的主要功能是通過(guò)兩個(gè)按鍵來(lái)控制跑表的開(kāi)始以及結(jié)束，還包含清零、復(fù)位按鍵用來(lái)設(shè)置跑表的初始零狀態(tài)，最后就是暫停/開(kāi)始按鍵，再清零控制按鍵無(wú)效的時(shí)候，按一下暫停/開(kāi)始計(jì)時(shí)器開(kāi)始計(jì)時(shí)，再按一次則計(jì)時(shí)器停止，再按一下則繼續(xù)開(kāi)始計(jì)時(shí)。

1 原理

FPGA具有靜態(tài)可重復(fù)編程或在線動(dòng)態(tài)重構(gòu)的特性，使硬件的功能可向軟件一樣通過(guò)變編程來(lái)修改不僅設(shè)計(jì)修改和產(chǎn)品升級(jí)方便，而且極大地提高了電子系統(tǒng)的靈活性和通用性。本實(shí)驗(yàn)設(shè)計(jì)正是運(yùn)用了這一特點(diǎn)十分便利的實(shí)現(xiàn)所需功能。實(shí)驗(yàn)包含三大部分：第一是分頻器，分頻器是為計(jì)時(shí)器模塊提供可用時(shí)鐘的模塊，它可以將固定的時(shí)鐘頻率分成實(shí)驗(yàn)所需要的任意時(shí)鐘頻率。第二是計(jì)數(shù)器，計(jì)時(shí)器模塊是本實(shí)驗(yàn)設(shè)計(jì)的核心，通過(guò)Verilog語(yǔ)言編寫可以輕松實(shí)現(xiàn)計(jì)數(shù)器功能。最后是顯示模塊，顯示模塊是通過(guò)七段顯示數(shù)碼管顯示時(shí)間。

2 總體設(shè)計(jì)

3 詳細(xì)設(shè)計(jì)

3.1 設(shè)計(jì)要求

1）跑表的計(jì)時(shí)范圍為0.01s—59min59.99s，計(jì)時(shí)精度為10ms；2）具有異步清0，啟動(dòng)，計(jì)時(shí)和暫停功能；3）輸入時(shí)鐘頻率為100Hz；4）數(shù)字跑表的輸出能夠直接驅(qū)動(dòng)共陽(yáng)極7段數(shù)碼管顯示。

3.2 流程圖

3.3 實(shí)驗(yàn)原理

通過(guò)EDA軟件使用Verilog語(yǔ)言完成編程各模塊的程序設(shè)計(jì)，制作分頻、計(jì)時(shí)、顯示模塊。首先是分頻器是為計(jì)時(shí)器模塊提供可用時(shí)鐘的模塊，它可以將固定的時(shí)鐘頻率分成實(shí)驗(yàn)所需要的任意時(shí)鐘頻率。計(jì)時(shí)器模塊是本實(shí)驗(yàn)設(shè)計(jì)的核心，通過(guò)Verilog語(yǔ)言編寫可以輕松實(shí)現(xiàn)計(jì)數(shù)器功能。最后是顯示模塊，顯示模塊是通過(guò)七段顯示數(shù)碼管顯示時(shí)間。

3.4 硬件圖

4 仿真

計(jì)時(shí)器模塊仿真圖，此模塊實(shí)現(xiàn)每10ms計(jì)時(shí)一次，最大計(jì)時(shí)時(shí)間為59min59.99s，計(jì)時(shí)精度為10ms。此仿真圖就是其計(jì)時(shí)過(guò)程的顯示。

5 驗(yàn)證

6 總結(jié)

這次實(shí)驗(yàn)設(shè)計(jì)讓我對(duì)專業(yè)知識(shí)掌握地更加扎實(shí)，強(qiáng)化我的理論知識(shí)，豐富了我的專業(yè)實(shí)踐能力，做到了理論與實(shí)踐相結(jié)合，書(shū)本與操作相映襯。讓我更加熟悉的使用Verilog和QuartusⅡ。盡管中間有過(guò)一些不懂的地方，但是在同學(xué)和老師的幫助下也得到了解決。最后非常的感謝我的老師對(duì)我的指導(dǎo)與幫助，能夠順利地完成這次實(shí)驗(yàn)設(shè)計(jì)。

參考文獻(xiàn)：

[10] 鄒道勝，朱如琪.CPLD/FPGA與ASIC設(shè)計(jì)實(shí)踐教程[M].2版.科學(xué)出版社，2010.

【通聯(lián)編輯：唐一東】