探討高速PCB設(shè)計中的串擾分析與控制

武肖飛

【摘要】? ? 高速PCB在設(shè)計過程中，需要對傳輸信號串擾問題進行著重的考慮。尤其是在電子產(chǎn)品小型化發(fā)展的今天，控制串擾問題十分關(guān)鍵。本文首先對高速PUB設(shè)計中導致串擾問題的因素進行分析，并在此基礎(chǔ)上，提出控制串擾的建議，希望為相關(guān)領(lǐng)域提供借鑒。

【關(guān)鍵詞】? ? 高速PCB? ? 串擾? ? 影響因素

引言：自21世紀以來，科學技術(shù)實現(xiàn)了飛躍式發(fā)展，電子設(shè)計的未來發(fā)展趨勢，已經(jīng)變成了小型化和高速化。但PCB電路板尺寸的不斷縮小，必然會提升布線的密度，同時，信號頻率的提高，所帶來的是邊沿更加陡峭。這樣一來，高速PCB在設(shè)計時，如何對串擾問題進行控制，成為了急需解決的問題。在此背景下，對高速PCB設(shè)計中的串擾分析與控制進行分析，具有十分重要的意義。

一、高速PCB設(shè)計中的串擾分析

1.1高速PCB設(shè)計中串擾現(xiàn)象的影響因素

引起串擾的因素主要包括兩種，一種是信號傳輸線間的互感;另一種是信號傳輸線間的互容。導線、電纜線和印制線都是信號傳輸線的常見種類。信號從一根傳輸線耦合到另一根傳輸線上就是所謂的串擾。電線號在沿著傳輸線傳輸?shù)倪^程中，在傳輸線上產(chǎn)生電磁場是不可避免的現(xiàn)象，一旦不同傳輸線的電磁場共同發(fā)生作用，串擾現(xiàn)象就會隨之產(chǎn)生[1]。在高速PCB設(shè)計中，信號跳變極易引發(fā)串擾現(xiàn)象，并且串擾強弱會受到信號變化速度的影響，二者具有正向關(guān)聯(lián)。

1.2串擾的類別

將成因不同作為依據(jù)，可以將串擾劃分為兩類，一類是感性耦合串擾;另一類是容性耦合串擾。接來下，筆者會對這兩類串擾進行簡要分析。1、感性耦合串擾。信號在經(jīng)過串擾線時，極易受到被信號電流變化所影響，繼而在進入越變區(qū)域后，會產(chǎn)生一種具有變化性的時變電磁場，這類電磁場會與噪聲電壓產(chǎn)生感應(yīng)，并對傳輸線路造成不利影響。2、容性耦合串擾。信號在經(jīng)過串擾線時，會受到信號邊沿電壓變化的影響，該區(qū)域的分布電容會產(chǎn)生時變電磁場，并且這個電磁場籠罩著受害線，故受害線在電磁場的影響下，會產(chǎn)生感應(yīng)電流，容性偶合串擾現(xiàn)象就此出現(xiàn)。

1.3串擾對高速PCB的影響

現(xiàn)階段，設(shè)計人員在設(shè)計高速PCB時，經(jīng)常會受到串擾現(xiàn)象的影響，并且這種現(xiàn)象十分常見，且無法從根源上消除。故設(shè)計人員應(yīng)該采取有效的措施，對串擾進行控制，使信號線的抗串擾能力得到強化。通常情況下，串擾對高速PCB產(chǎn)生的影響體現(xiàn)在以下幾個方面。

1、串擾會增加誤觸發(fā)的概率。在高速PCB設(shè)計中，串擾會對信號完整性造成嚴重的威脅，因為串擾而導致的數(shù)字電路功能偏差十分常見。2、串擾會導致觸發(fā)延時。在高速PCB設(shè)計中，設(shè)計人員會對時序進行著重的考慮，但在串擾的影響下，時序經(jīng)常出現(xiàn)延時錯誤。

二、高速PCB設(shè)計中的串擾控制措施

在高速PCB設(shè)計中，串擾是設(shè)計人員十分關(guān)注的問題，雖然完全消除串擾是不現(xiàn)實的，但是對串擾進行適當?shù)目刂?，避免其產(chǎn)生過大的影響，從當前技術(shù)發(fā)展情況來看，還是可以實現(xiàn)的。高速PCB設(shè)計由多個部分組成，分別為芯片選擇、PCB布局、電路和原理圖設(shè)計，每一部分都可能存在串擾，設(shè)計人員需采取有針對性的措施，對串擾進行控制。接下來，筆者會結(jié)合自身工作經(jīng)驗，闡述幾種控制串擾的措施[2]。

2.1控制信號

通過上文分析得知，傳輸信號變換速率直接關(guān)系到串擾的控制質(zhì)量，二者具有正向的關(guān)聯(lián)，簡言之，傳輸信號變化速率越高，串擾所產(chǎn)生的影響就越為嚴重。故設(shè)計人員可以將器件類型選擇作為控制措施，盡量在滿足使用性能的條件下，選擇速度相對較慢的器件。并對同種類信號混合使用的情況進行避免，究其原因，主要是快速信號容易對慢速信號造成影響。此外，還要在設(shè)計過程中，對信號傳輸線的阻抗進行把握，確保其阻抗符合控制標準，這樣一來，就可以實現(xiàn)對串擾的有效控制。具體表現(xiàn)為傳輸線近端和遠端的阻抗應(yīng)該與傳輸線阻抗保持在相同的水平。

2.2屏蔽措施的使用

使用屏蔽措施是控制串擾的重要手段，設(shè)計人員在使用屏蔽措施時，需要對底線接地點的間距進行控制，確保接地點距離與設(shè)計要求相符，一般情況下，接地點距離應(yīng)該小于信號變化長度的兩倍。此外，使用地線會導致信號分布電容增加，傳輸線阻抗會隨之提升，信號沿速度逐漸趨于平緩。

2.3在設(shè)計過程中控制串擾

高速PCB設(shè)計過程中，設(shè)計人員應(yīng)該將敏感電路作為重點保護對象，避免外界干擾信號干擾電路的正常運行，同時也要預(yù)防內(nèi)部噪聲電路和的其他信號線的串擾，重點預(yù)防I/O信號線間的串擾。

結(jié)論：綜上所述，串擾是高速PCB設(shè)計中的常見問題，會對電路造成不利的影響，為了實現(xiàn)對串擾的有效控制，設(shè)計人員在進行高速PCB設(shè)計過程中，需要采取控制信號、使用屏蔽措施以及保護敏感電路等方法，將串擾發(fā)生的概率降至最低，使串擾不會對信號傳輸造成過大的影響。

參? 考? 文? 獻

[1]王淑芬，吳秀龍.基于65nm工藝數(shù)字IC物理設(shè)計中信號串擾的預(yù)防[J].電子技術(shù)，2017，39（01）：47-48.

[2]張征平，任震，黃雯瑩.MUX中的信號串擾分析及其分組分層設(shè)計[J].華南理工大學學報（自然科學版），2015（12）：10-13.