基于數(shù)字電子與EDA技術(shù)的譯碼器教學(xué)探討

陳光紅

摘要：從數(shù)字電子技術(shù)與EDA技術(shù)中的重要器件譯碼器出發(fā)，在QUARTUSⅡ中編輯、仿真了3-8譯碼器，根據(jù)譯碼器使能端參數(shù)設(shè)置不同仿真得到不同波形，輻射出《數(shù)字電子與FPGA應(yīng)用》中的常見(jiàn)概念及知識(shí)點(diǎn)，如最小項(xiàng)、使能端、優(yōu)先權(quán)、有效電平等，并舉例說(shuō)明。通過(guò)這種聯(lián)想教學(xué)及學(xué)生設(shè)置不同參數(shù)直觀觀察仿真波形，使其對(duì)數(shù)字電子技術(shù)及EDA技術(shù)中的相關(guān)概念理解更深刻。

關(guān)鍵詞：譯碼器;QUARTUSⅡ;使能端;優(yōu)先權(quán)

中圖分類(lèi)號(hào)：TP311? ? ? 文獻(xiàn)標(biāo)識(shí)碼：A? ? ? 文章編號(hào)：1009-3044（2019）03-0153-02

譯碼器是一種重要的組合邏輯電路，輸入為二進(jìn)制代碼，輸出為與輸入代碼對(duì)應(yīng)的特定信息，它可以是脈沖，也可以是電平，常用的有3線-8線譯碼器等。

本文以譯碼器為載體，利用原理圖法編輯，在EDA軟件QUARTUSⅡ中編譯、仿真了3-8譯碼器的功能。從其分區(qū)的仿真波形圖中，可直觀地發(fā)現(xiàn)：使能輸入端的優(yōu)先控制功能，地址輸入端有3個(gè)，相對(duì)應(yīng)的輸出為8個(gè)，并且是其對(duì)應(yīng)的最小項(xiàng)。

由此輻射出《數(shù)字電子與FPGA應(yīng)用》中學(xué)生學(xué)習(xí)過(guò)程中經(jīng)常存有疑問(wèn)的幾個(gè)關(guān)鍵知識(shí)點(diǎn)，如最小項(xiàng)、使能端、優(yōu)先權(quán)等，并舉例說(shuō)明。

通過(guò)這種聯(lián)想教學(xué)及學(xué)生親自動(dòng)手設(shè)置不同的仿真參數(shù)、觀察仿真波形，可加深對(duì)這些知識(shí)點(diǎn)的理解，并能靈活運(yùn)用。

1基于數(shù)字電子與EDA的3-8譯碼器的教學(xué)

在QUARTUSⅡ中先畫(huà)出3-8譯碼器的原理圖如圖1，編譯后在輸入端加上各種激勵(lì)，如高電平、低電平、時(shí)鐘等，觀察輸出結(jié)果。

從圖2中可看出，3-8譯碼器有6個(gè)輸入端，A0、A1、A2為地址輸入端;G1、NG2A、NG2B為使能輸入端，NY0-NY7為輸出端。使能控制輸入端又稱(chēng)為片選端，用來(lái)控制允許譯碼或禁止譯碼[1]。需注意前面加字母N的為低電平有效，在原理圖中通常用小圓圈表示取反或低電平有效。使能端通常具有最高的優(yōu)先權(quán)。

將A0、A1、A2的時(shí)鐘周期分別設(shè)置為20、40、80ns[2]。使能端分區(qū)間設(shè)置后仿真結(jié)果如圖2。

NG2B=1 輸出端 正常譯碼 全部為高電平，禁止譯碼 全部為高電平，禁止譯碼 全部為高電平，禁止譯碼 ]

2 由3-8譯碼器輻射的知識(shí)點(diǎn)

2.1最小項(xiàng)

最小項(xiàng)的定義：在邏輯函數(shù)的標(biāo)準(zhǔn)與或式中，每個(gè)乘積項(xiàng)里都包含了邏輯函數(shù)的全部變量，且每個(gè)變量或以原變量或以反變量在乘積項(xiàng)中只出現(xiàn)一次。這樣的乘積項(xiàng)稱(chēng)為邏輯函數(shù)的最小項(xiàng)。[1]

從3-8譯碼器的仿真波形圖中可看出，譯碼器的8個(gè)輸出為其3個(gè)輸入代碼變量的全部最小項(xiàng)的與非表達(dá)式（低電平有效）。用譯碼器配合與非門(mén)可實(shí)現(xiàn)單輸出或多輸出的邏輯函數(shù)，此種應(yīng)用在數(shù)字電子技術(shù)中很常見(jiàn)。如練習(xí)1[1]。

練習(xí)1： 試用3線-8線譯碼器和與非門(mén)實(shí)現(xiàn)邏輯函數(shù)<E：＼知網(wǎng)文件＼電腦＼電腦03＼4xs201903＼Image＼image3.pdf>。

解題步驟：

①找出要實(shí)現(xiàn)的邏輯函數(shù)的最小項(xiàng)

[Y=（A+B）（A+C）=AA+AC+AB+BC=0+ABC+ABC+ABC+ABC=m7+m5+m3+m2=m0+m1+m4+m6=Y0Y1Y4Y6]

②將3-8譯碼器的輸入、輸出與要實(shí)現(xiàn)的邏輯函數(shù)的輸入變量及輸出變量比較：

得

[A2=A，A1=B，A0=C];[NY0=Y0，NY1=Y1，NY4=Y4，NY6=Y6]

③畫(huà)邏輯圖，如圖3所示。

注意：使能端要正確設(shè)置。

2.2使能端與優(yōu)先權(quán)

由圖2可看出，只有在譯碼器的使能端正確設(shè)置時(shí)，譯碼器才有可能正常工作，可以理解為使能輸入端比地址輸入端具有優(yōu)先權(quán)。這個(gè)思想也可應(yīng)用在觸發(fā)器的分析輸出波形題型中。

觸發(fā)器是數(shù)字電子技術(shù)中時(shí)序邏輯電路的主要構(gòu)件，具有記憶和存儲(chǔ)功能，由于其輸出不僅與當(dāng)前輸入有關(guān)而且還與電路的原有狀態(tài)相關(guān)，所以在分析時(shí)難度較大。觸發(fā)器的輸出要受異步置0、異步置1、時(shí)鐘、數(shù)據(jù)輸入等的控制，如此多的控制因素，到底如何確定輸出信號(hào)，如練習(xí)2[1]。

練習(xí)2：圖4所示為上升沿D觸發(fā)器74LS74的CP、D、[RD]和[SD]的輸入電壓波形，試畫(huà)出它的輸出端Q的電壓波形。設(shè)觸發(fā)器的初始狀態(tài)為[Q=0]。

首先要了解芯片74LS74的功能特點(diǎn)：

帶有直接置0端<E：＼知網(wǎng)文件＼電腦＼電腦03＼4xs201903＼Image＼image12.pdf>和直接置1端<E：＼知網(wǎng)文件＼電腦＼電腦03＼4xs201903＼Image＼image13.pdf>，為低電平有效，實(shí)現(xiàn)異步置0與置1，其對(duì)觸發(fā)器控制作用優(yōu)先于CP;為邊沿觸發(fā)器，CP上升沿觸發(fā)。

對(duì)于有異步置0、異步置1端的觸發(fā)器可以分成三層來(lái)看：

①異步置0、異步置1端優(yōu)先權(quán)最高，當(dāng)其為有效電平（低電平）時(shí)，輸出Q端直接置0或直接置1。

②當(dāng)異步置0、異步置1端為高電平時(shí)，看時(shí)鐘CP，在CP的上升沿，有[Qn+1=D]。

③根據(jù)時(shí)鐘上升沿時(shí)對(duì)應(yīng)的數(shù)據(jù)輸入D的波形確定輸出為高電平或低電平。

輸出Q的結(jié)果如圖4所示。

注意：除了異步置0、異步置1端為有效電平時(shí)，輸出端的信號(hào)只有在時(shí)鐘的上升沿時(shí)才有可能發(fā)生高低電平的轉(zhuǎn)換，其他情況都是保持原有的狀態(tài)。

3 結(jié)論

從數(shù)字電子技術(shù)與EDA技術(shù)中常用的譯碼器出發(fā)，借助QUARTUSⅡ軟件編輯仿真了3-8譯碼器，輻射出了幾個(gè)常用的知識(shí)點(diǎn)如最小項(xiàng)、使能端、有效電平、優(yōu)先權(quán)等，并舉例說(shuō)明如何應(yīng)用。將這些知識(shí)點(diǎn)類(lèi)比到實(shí)現(xiàn)邏輯電路、求解觸發(fā)器的輸出電壓波形等，使同學(xué)們加深了對(duì)數(shù)字電子技術(shù)和EDA技術(shù)中的一些重要概念及知識(shí)點(diǎn)的理解。

參考文獻(xiàn)：

[1] 楊志忠.數(shù)字電子技術(shù)[M].北京：高等教育出版社，2009：117.

[2] 于潤(rùn)偉.EDA技術(shù)與應(yīng)用[M].北京：機(jī)械工業(yè)出版社，2011：47.

【通聯(lián)編輯：光文玲】