2-1MASH多位Sigma-Delta轉(zhuǎn)換器設(shè)計(jì)

陳鑫磊，辛?xí)詫帲S鑫

（沈陽工業(yè)大學(xué)信息科學(xué)與工程學(xué)院，遼寧沈陽110870）

隨著CMOS工藝的發(fā)展，數(shù)字電路在面積、功耗、速度上的優(yōu)勢(shì)得以體現(xiàn)，模數(shù)轉(zhuǎn)換器作為將模擬信號(hào)轉(zhuǎn)換為數(shù)字碼的設(shè)備應(yīng)用范圍不斷拓寬。同時(shí)由于MOS晶體管固有的小增益以及電源電壓的降低，都使得高精度模擬電路的設(shè)計(jì)變得更加困難。不同于其他類型的轉(zhuǎn)換器，Sigma-Delta型轉(zhuǎn)換器大量使用廉價(jià)、快速、低功耗的數(shù)字電路，在分辨率相同的前提下對(duì)模擬部分的要求低，符合CMOS技術(shù)的發(fā)展方向[1]。

傳統(tǒng)的一位量化Sigma-Delta轉(zhuǎn)換器，過采樣率一般要達(dá)到信號(hào)帶寬的上百倍[2]。雖然精度高線性度好，但是轉(zhuǎn)換速度極慢，僅適用于低速高精度的場(chǎng)合。通過增加量化器位數(shù)使用較低的過采樣率完成轉(zhuǎn)換，可以大幅提高轉(zhuǎn)換速度，將Sigma-Delta型轉(zhuǎn)換器的應(yīng)用范圍進(jìn)一步擴(kuò)展。但是采用多位量化技術(shù)后，反饋回路中的DAC也必須采用多位結(jié)構(gòu)。由于器件制造過程失配不可避免，使用溫度碼控制的DAC，由于在輸出固定的情況下使用單元也固定，將引入較大非線性，極大的限制了多位量化轉(zhuǎn)換器的性能。通過在DAC控制邏輯中應(yīng)用數(shù)據(jù)權(quán)重平均算法，使得DAC的各單元在一定時(shí)間內(nèi)被使用的概率相同，是解決該問題的有效方法。

1 調(diào)制器建模仿真

Sigma-Delta轉(zhuǎn)換器中關(guān)鍵技術(shù)是過采樣技術(shù)以及噪聲整形技術(shù)，這就要求采樣率遠(yuǎn)高于信號(hào)帶寬，在設(shè)計(jì)過程中直接使用Hspice對(duì)晶體管級(jí)網(wǎng)表進(jìn)行仿真速度較慢，給電路設(shè)計(jì)帶來困難。為了提高設(shè)計(jì)效率，使用Matlab對(duì)影響調(diào)制器性能的關(guān)鍵參數(shù)進(jìn)行建模仿真非常重要。

1.1 調(diào)制器結(jié)構(gòu)的確定

采用單環(huán)結(jié)構(gòu)實(shí)現(xiàn)高階調(diào)制器存在穩(wěn)定性問題[3]，而MASH結(jié)構(gòu)各級(jí)調(diào)制器階數(shù)均小于等于二，本身是穩(wěn)定的。每一級(jí)調(diào)制器輸入為上一級(jí)調(diào)制器的量化誤差，通過對(duì)各級(jí)調(diào)制器的輸出進(jìn)行運(yùn)算可以抵消前級(jí)引入的量化噪聲，僅保留經(jīng)過高階整形的最后一級(jí)量化器引入的量化噪聲，從而實(shí)現(xiàn)高階噪聲整形的效果[4-5]。調(diào)制器結(jié)構(gòu)如圖1所示。

圖1 MASH調(diào)制器結(jié)構(gòu)

考慮到一階調(diào)制器噪聲泄露較大，選擇二階調(diào)制器作為第一級(jí)比較適宜，第二級(jí)為一階調(diào)制器，對(duì)第一級(jí)的量化誤差進(jìn)行轉(zhuǎn)換。假設(shè)第一級(jí)量化器的增益為k，量化器的量化誤差為e1，第一級(jí)二階調(diào)制的輸出可以表示為式（1）：

當(dāng)系數(shù)滿足式（2）的要求時(shí)信號(hào)通道為輸入的延遲，噪聲通道為高通濾波。

將式（2）帶入式（1），可以得出第一級(jí)調(diào)制器的傳遞函數(shù)如式（3）所示：

第二級(jí)采用一階調(diào)制器結(jié)構(gòu)，輸入是第一級(jí)調(diào)制器中第二階積分器輸出的β倍用x2表示，與第一級(jí)調(diào)制輸出y1和量化誤差e1之間的關(guān)系如式（4）所示：

第二級(jí)調(diào)制器的量化誤差用e2表示，調(diào)制器的傳遞函數(shù)為式（5）：

通過選擇合適的參數(shù)將第一級(jí)的量化噪聲e1抵消。調(diào)制器總輸出如式（6）所示：

1.2 建模仿真

調(diào)制器采樣率選擇500 kHz，使用2-1級(jí)聯(lián)結(jié)構(gòu)保證整體的穩(wěn)定性，考慮到電路的復(fù)雜程度量化器位數(shù)選擇三位，過采樣率選擇32倍。根據(jù)上一節(jié)的分析結(jié)果，系數(shù)g2’取2其他系數(shù)取1。為了更準(zhǔn)確的反映調(diào)制器性能，在建模過程中對(duì)電路的非理想因素進(jìn)行了考慮，包括開關(guān)熱噪聲、DAC單元失配、運(yùn)放噪聲以及第一級(jí)積分器中運(yùn)算放大器的有限增益[6-7]。

根據(jù)之前的分析可以看出2-1MASH結(jié)構(gòu)調(diào)制器的第一級(jí)是一個(gè)獨(dú)立的二階調(diào)制器，其輸出的功率譜如圖2（a）所示，經(jīng)過誤差消除邏輯處理后調(diào)制器整體輸出的功率譜如圖2（b）所示，通過比較可以看出MASH結(jié)構(gòu)可以實(shí)現(xiàn)更高階數(shù)的噪聲整形，有效提高轉(zhuǎn)換器精度。

2 調(diào)制器電路實(shí)現(xiàn)

調(diào)制器使用開關(guān)電容電路實(shí)現(xiàn)，采用全差分設(shè)計(jì)，調(diào)制器主要由積分器、量化器、反饋DAC組成。積分器的主要部分是全差分運(yùn)算放大器，量化器部分對(duì)結(jié)構(gòu)進(jìn)行說明，DAC部分介紹DWA算法的實(shí)現(xiàn)。

圖2 調(diào)制器仿真結(jié)果

2.1 全差分運(yùn)算放大器的設(shè)計(jì)

全差分運(yùn)算放大器采用折疊共源共柵結(jié)構(gòu)，輸出擺幅大穩(wěn)定性好[8-9]。調(diào)制器本身具有噪聲整形能力，隨著階數(shù)的增加，對(duì)模擬電路性能的要求逐級(jí)降低，第一級(jí)積分器是影響調(diào)制器性能的關(guān)鍵因素。為提高整體性能，同時(shí)降低功耗，僅對(duì)第一級(jí)積分器使用了增益提升技術(shù)。增益提升技術(shù)的基本原理是在支路中加入輔助放大器，利用負(fù)反饋使支路中晶體管的源端電壓保持不變，這樣就保證了支路中的電流不跟隨輸出電壓變化，提高了支路的輸出阻抗從而實(shí)現(xiàn)了放大倍數(shù)的提升。增益提升型折疊共源共柵放大器結(jié)構(gòu)如圖3所示。

共模反饋采用開關(guān)電容電路實(shí)現(xiàn)，根據(jù)電荷守恒可以得出共模反饋電路的輸入輸出關(guān)系如公式（7）所示。

圖3 增益提升技術(shù)

采用增益提升技術(shù)后，運(yùn)算放大器直流增益達(dá)到83.6 dB，單位增益帶寬14.04 MHz，相位穩(wěn)定裕度75.5°，仿真結(jié)果如圖4所示。

圖4 增益提升運(yùn)算放大器仿真結(jié)果

2.2 量化器的設(shè)計(jì)

三位量化器采用Flash結(jié)構(gòu)，動(dòng)態(tài)比較器由預(yù)防大器與鎖存器構(gòu)成。采用半均勻量化技術(shù)，在輸入信號(hào)動(dòng)態(tài)范圍的主要部分上進(jìn)一步降低了量化器引入的量化噪聲。量化器需要對(duì)差分信號(hào)進(jìn)行轉(zhuǎn)換，一種方法是使用兩個(gè)單端ADC對(duì)差分信號(hào)分別進(jìn)行轉(zhuǎn)換，轉(zhuǎn)換結(jié)束后通過數(shù)字運(yùn)算得到最后結(jié)果，該結(jié)構(gòu)不需要電容，具有面積較小的優(yōu)點(diǎn)[10]。但是每一個(gè)量化器中的比較器數(shù)量翻倍功耗較大，同時(shí)需要額外的運(yùn)算電路可能帶來新的時(shí)序問題。應(yīng)用范圍更廣的是開關(guān)電容結(jié)構(gòu)，該結(jié)構(gòu)使用開關(guān)電容電平平移電路實(shí)現(xiàn)對(duì)差分信號(hào)的轉(zhuǎn)換[11]，量化器結(jié)構(gòu)如圖5所示。

圖5 三位量化器

2.3 DWA算法的實(shí)現(xiàn)

反饋回路中的多位DAC通過開關(guān)電容陣列實(shí)現(xiàn)，使用溫度碼作為控制信號(hào)，由于輸入輸出關(guān)系固定，由于單元間的不匹配將會(huì)引入較大的非線性誤差，DWA算法的主要思想就是使一定時(shí)間內(nèi)，各單元被使用的概率平均[12]。DWA算法通過累加以及移位實(shí)現(xiàn)，量化器的輸出與上一次的值進(jìn)行累加，結(jié)果作為指針使用[13]，用于確定起始單元。輸出連續(xù)為1時(shí)，DWA模塊仿真結(jié)果如圖6所示。通過仿真結(jié)果可以看出，在DAC連續(xù)輸出1時(shí)各個(gè)單元將被輪流使用，而不是單純使用一個(gè)單元，實(shí)現(xiàn)了預(yù)期的功能。

圖6 DWA電路仿真結(jié)果

電路的其他部分還包括時(shí)鐘及偏置產(chǎn)生電路，提取模擬部分網(wǎng)表使用Hspice進(jìn)行仿真，對(duì)結(jié)果進(jìn)行計(jì)算分析功率譜如圖7所示。

圖7 調(diào)制器電路仿真結(jié)果

根據(jù)仿真結(jié)果可以看出調(diào)制器至少可以提供87 dB的信噪比，無噪聲位可以達(dá)到14.16位。

3 數(shù)字電路設(shè)計(jì)及混合仿真

數(shù)字電路部分，除誤差消除電路外還包括抽取濾波器及校準(zhǔn)算法電路。抽取濾波器采用4階CIC濾波器實(shí)現(xiàn)，通過將校準(zhǔn)轉(zhuǎn)化為多周期計(jì)算，在狀態(tài)機(jī)的控制下實(shí)現(xiàn)運(yùn)算單元復(fù)用，減小了電路面積與功耗。模擬部分提取晶體管級(jí)網(wǎng)表，數(shù)字電路使用Verilog描述，混仿使用ADMS軟件進(jìn)行。電路首先完成零電平校準(zhǔn)，參考電壓1.2 V將600 mV校準(zhǔn)為滿量程，這時(shí)差分輸入范圍±600 mV，數(shù)字輸出14為。對(duì)輸入為300 mV的情況進(jìn)行仿真結(jié)果如圖8所示。

圖8 混仿結(jié)果

電路解除復(fù)位450微秒后電路建立穩(wěn)定的輸出，仿真結(jié)果第一行為校準(zhǔn)后的16位數(shù)據(jù)，穩(wěn)定在16381±1。第二行為截取高14位后的結(jié)果，穩(wěn)定在4095，與計(jì)算結(jié)果吻合。為進(jìn)一步驗(yàn)證轉(zhuǎn)換器性能，對(duì)變化量為180微伏的臺(tái)階波進(jìn)行轉(zhuǎn)換，數(shù)據(jù)穩(wěn)定后將得到的結(jié)果帶入式（8），可計(jì)算出對(duì)應(yīng)的模擬量范圍。

計(jì)算結(jié)果如表1所示，考慮到輸入電壓與校準(zhǔn)后量化級(jí)中心值之間的差，最低有效位有一位的變化，校準(zhǔn)結(jié)果可靠。

為了驗(yàn)證轉(zhuǎn)換器性能，除對(duì)轉(zhuǎn)換精度進(jìn)行驗(yàn)證外，還需要對(duì)轉(zhuǎn)換器的線性進(jìn)行驗(yàn)證，對(duì)于奈奎斯特率轉(zhuǎn)換器，輸入輸出是一一對(duì)應(yīng)的，對(duì)應(yīng)關(guān)系的準(zhǔn)確性可由積分非線性與微分非線性表述[14-15]。對(duì)于過采樣轉(zhuǎn)換器，由于數(shù)據(jù)不僅與當(dāng)前的模擬輸入有關(guān)，還與之前一段時(shí)間內(nèi)的模擬輸入有關(guān)。通過之前的仿真，可以看出在較長(zhǎng)時(shí)間后輸出才能穩(wěn)定，受限于硬件的計(jì)算能力驗(yàn)證其積分非線性將非常困難，這里對(duì)11個(gè)點(diǎn)進(jìn)行了驗(yàn)證，驗(yàn)證結(jié)果如表2所示。

表1 轉(zhuǎn)換精度驗(yàn)證

表2 轉(zhuǎn)換器線性驗(yàn)證

仿真結(jié)果滿足14位轉(zhuǎn)換器的要求，對(duì)于16位輸出，由于在輸入信號(hào)幅度較大時(shí)積分器性能已經(jīng)下降，同時(shí)使用半均勻量化技術(shù)的量化器，引入的量化誤差也有所增加，性能有所降低是合理的，轉(zhuǎn)換器整體可保證14位輸出結(jié)果的線性，驗(yàn)證了DWA[16]算法的效果滿足設(shè)計(jì)要求。

4 結(jié)論

通過采用MASH結(jié)構(gòu)及多位量化技術(shù)，在過采樣率為32的前提下，無噪聲位達(dá)到14.16位，電源電壓3.3 V時(shí)工作電流小于600 μA，與傳統(tǒng)一位量化轉(zhuǎn)換器相比，轉(zhuǎn)換速度大幅提高。通過數(shù)?；旌戏抡妫w性能到達(dá)14位無噪聲位，DWA算法有效減小了失配對(duì)調(diào)制器整體性能的影響。