基于改進DSOGI-FLL的并網(wǎng)變流器多諧振解耦網(wǎng)絡同步方法

歐陽森, 馬文杰, 柯清派

(華南理工大學電力學院, 廣東省廣州市 510640)

0 引言

當電網(wǎng)電壓出現(xiàn)驟升、驟降、三相不平衡、諧波污染等現(xiàn)象時,電網(wǎng)電壓幅值和相位信息的準確獲取是并網(wǎng)變流器穩(wěn)定運行的重要保證[1-2]。

在理想電網(wǎng)情況下,對于單同步坐標系軟件鎖相環(huán)(SSRF-SPLL)[3-5],通過控制參數(shù)的良好設計,可以獲得滿意的效果,系統(tǒng)自帶的兩個積分環(huán)節(jié)能很好地抑制電網(wǎng)電壓中的高次諧波。若電網(wǎng)不平衡,受負序分量影響,其鎖相的相位誤差增大,以致不能滿足并網(wǎng)逆變器的控制需求。為提取基波分量,文獻[6]在傳統(tǒng)鎖相環(huán)之前加裝低通濾波器,但其存在相角偏移、響應變慢等缺陷。更進一步,文獻[7]將離散傅里葉變換與SSRF-SPLL相結合來實現(xiàn)諧波畸變電網(wǎng)下的相位提取。文獻[8-9]提出的基于雙同步坐標系解耦的軟件鎖相環(huán)(DDSRF-SPLL),具有較高的穩(wěn)態(tài)精度,但是其依賴于相位反饋,因此當電網(wǎng)相位突變時,其過渡過程中存在動態(tài)超調(diào)大、恢復時間長等問題。文獻[10]采用自適應觀測器(FRF)來進行電網(wǎng)相位鎖定,但是該算法程序計算量較大,比較復雜。文獻[11]基于改進型梳狀濾波器提出一種可實現(xiàn)頻率自適應的鎖相環(huán)。文獻[12]提出用二階廣義積分器(SOGI)產(chǎn)生正交信號來分離電壓正、負序分量,同時濾除電網(wǎng)電壓中的諧波成分,之后再結合SRF-SPLL進行相角的計算,并提取頻率信息作為反饋量實時調(diào)整SOGI的諧振頻率,該鎖相方法不僅能適用于電網(wǎng)電壓不平衡情況,同時能適應電網(wǎng)頻率突變的情況,但缺點是鎖相閉環(huán)和頻率閉環(huán)相互影響以致性能降低。在此基礎上,文獻[13-14]提出了基于SOGI的鎖頻環(huán)(FLL),該方法的頻率自適應依靠SOGI自身結構實現(xiàn),不再依賴于鎖相環(huán)的相位反饋,其鎖相性能更好,但是當電網(wǎng)畸變嚴重、低次諧波干擾較大時,系統(tǒng)鎖相精度較低。在此基礎上,文獻[15-16]提出通過多個SOGI并聯(lián)組成諧振網(wǎng)絡的方式來消除電網(wǎng)諧波干擾。類似的,文獻[17]基于T/4延時法提出了適用于不平衡及諧波電網(wǎng)下的多諧振解耦鎖相環(huán);文獻[18]提出了基于多個復系數(shù)濾波器并聯(lián)的解耦網(wǎng)絡鎖相方法。

綜上,本文在文獻[15]的研究基礎上,在αβ坐標系中進行FLL設計時將負序電壓分量考慮在內(nèi),以進一步提升雙二階廣義積分器鎖頻環(huán)(double second-order generalized integrator frequency-locked loop,DSOGI-FLL)在不平衡電網(wǎng)下的鎖頻性能?；谇笆龉ぷ?提出以DSOGI-FLL為基礎的多雙二階廣義積分器諧振解耦網(wǎng)絡的電網(wǎng)同步方法,通過在電網(wǎng)電壓畸變、不平衡以及頻率偏移的條件下,與單同步坐標系鎖相環(huán)、雙同步坐標系解耦鎖相環(huán)進行仿真與實驗分析,來驗證本文所提方法在電網(wǎng)電壓畸變或不平衡情況下準確獲取電網(wǎng)電壓相位和幅值信息的性能。

1 二階廣義積分器鎖頻環(huán)動態(tài)特性分析

二階廣義積分器鎖頻環(huán)(SOGI-FLL)的結構參見附錄A圖A1[15],根據(jù)該結構圖可以推得SOGI-FLL的狀態(tài)空間方程如下:

(1)

(2)

(3)

式中:v為輸入信號;k為SOGI的阻尼系數(shù);ω′為SOGI的諧振頻率;x1和x2為狀態(tài)變量,對應附錄A圖A1中相應信號;y為輸出矢量;Γ為FLL環(huán)路增益;q為90°相位滯后因子,qv′即表示該信號的相位滯后信號v′的角度為90°。

分析式(1)—式(3)可知,SOGI-FLL是一個非線性系統(tǒng),整個系統(tǒng)的動態(tài)響應取決于輸入信號的幅值與頻率以及參數(shù)k和Γ。

當SOGI-FLL在穩(wěn)態(tài)能理想地跟蹤輸入信號的頻率ω0時,有

(4)

此時,式(1)可改寫為:

(5)

式(5)中的系統(tǒng)矩陣A′的特征值為實部等于0的純虛數(shù),因此系統(tǒng)的穩(wěn)態(tài)輸出是頻率為ω0的諧振軌跡。對于正弦輸入,其穩(wěn)態(tài)響應可表示如下:

(6)

當設定SOGI-FLL的諧振頻率ω′為某一不等于輸入信號頻率ω0的常數(shù)時,其穩(wěn)態(tài)輸出依舊是如式(7)所示的頻率為ω0的諧振軌跡。

(7)

式中:D(jω)為v到v′的傳遞函數(shù),其幅頻特性如(8)所示[16]。

(8)

根據(jù)式(2)和式(7)可知,即使ω′≠ω0,對于狀態(tài)變量x1恒有如式(9)所示關系:

(9)

因此,由式(1)可得附錄A圖A1中的誤差信號ev為:

(10)

結合式(9)和式(10)可得反映頻率誤差的信號ef的穩(wěn)態(tài)響應為:

(11)

考慮到式(11)的高度非線性,為簡化分析,在系統(tǒng)接近穩(wěn)態(tài)時,可假設ω′≈ω0,此時有

(12)

那么整個系統(tǒng)的動態(tài)特性可以描述為:

(13)

當輸入信號v=Vsin(ωt+φ)時,可得x2的平方表達式為:

1+cos(2(ωt+φ+∠D(jω0)))

(14)

穩(wěn)態(tài)時,式(14)中的D(jω0)≈1。忽略掉x2中的交流成分,式(13)可簡化為:

(15)

式(15)表明了SOGI-FLL的動態(tài)響應與輸入信號及參數(shù)之間的關系,其鎖頻響應近似為一個一階系統(tǒng)。

2 DSOGI-FLL動態(tài)特性分析

用于三相并網(wǎng)逆變器的DSOGI-FLL結構如圖1所示[15]。

圖1 DSOGI-FLL的結構圖Fig.1 Structure of DSOGI-FLL

根據(jù)圖1可知,穩(wěn)態(tài)時α軸、β軸上的頻率誤差信號eα和eβ為:

(16)

從而在DSOGI-FLL中,反映頻率誤差的信號ef為:

(17)

根據(jù)圖1所示FLL設計方法,可得DSOGI-FLL的頻率動態(tài)特性為:

(18)

參照式(12)化簡上式得到:

(19)

在電網(wǎng)電壓不平衡及畸變情況下,α軸、β軸的輸入信號vα和vβ除含有正序基波外,還含有負序基波分量以及諧波分量。對于所含諧波分量,可采用下文第3節(jié)中所介紹方法予以消除,因此接下來對DSOGI-FLL所進行的分析只考慮負序分量的影響。從而,vα和vβ可表示如下:

(20)

式中:V+和V-分別為電壓正、負序分量幅值;ω0為電網(wǎng)基頻;φ-為電壓負序分量相角。

(21)

式中:θ+=ω0t;θ-=ω0t-φ-。

根據(jù)式(19)和式(21)可得:

(22)

(23)

分析式(23)可知,當電網(wǎng)電壓只含正序分量時,采用圖1所示方法,可以消除電壓幅值變化的影響,但是當電網(wǎng)不平衡時,DSOGI-FLL的頻率響應還與V-相關。因此,為使所設計的FLL的鎖頻動態(tài)特性不受電壓正、負序分量的影響,本文設計如圖2所示的增益標準化FLL單元。

圖2 考慮負序分量的FLL結構Fig.2 Structure of FLL with consideration of negative sequence component

根據(jù)圖2,DSOGI-FLL系統(tǒng)可簡化為附錄A圖A2所示的一階線性化頻率自適應系統(tǒng),其響應時間不受電網(wǎng)正、負序電壓幅值以及阻尼系數(shù)k的影響。

附錄A圖A2所示系統(tǒng)的傳遞函數(shù)為:

(24)

其調(diào)節(jié)時間估計值為:

(25)

(26)

(27)

當輸入信號為v=Vsin(ω0t)時,結合式(26)和式(27)可得:

(28)

因此,SOGI的穩(wěn)定時間可由下式估算:

(29)

故在設計DSOGI-FLL參數(shù)時需結合式(29)進行。

根據(jù)式(23)定義增益標幺值m如下:

(30)

分析附錄A圖A3可知:①由于在線性化建模分析中,忽略了式(22)中所含二倍頻分量,因此,根據(jù)B型方案所設計的DSOGI-FLL,其鎖頻響應曲線與一階線性模型的階躍響應曲線相比,存在二倍頻波動,但是該一階線性模型基本可以反映FLL動態(tài)響應的平均效應。②當設置參數(shù)Γ=100時,根據(jù)式(25)計算出的FLL穩(wěn)定時間估計值為46 ms,由附錄A圖A3可知,在兩種不同的電網(wǎng)不平衡條件下,按B型方案所設計的DSOGI-FLL鎖頻穩(wěn)定時間均約為48 ms,與理論模型基本一致。③由于α軸、β軸的SOGI存在過渡過程,從而導致B型FLL在兩種條件下的頻率響應曲線在動態(tài)過程的起始時刻呈現(xiàn)大小不一的波動,約經(jīng)過20 ms后(與式(29)計算基本相符),兩種條件下的頻率響應曲線基本趨于一致。④根據(jù)附錄A圖A3(c)可知,采用A型設計方案,在電網(wǎng)不平衡時,由于負序分量的存在,導致增益標幺值m大于1,尤其是在兩相故障的情況下m≈2,相當于所設計的控制參數(shù)Γ由原來的100變成了200,也即負序分量的存在引起了系統(tǒng)控制參數(shù)的偏移,從而導致兩種條件下FLL的鎖頻響應曲線差別較大。當然,這種偏移的大小取決于電網(wǎng)不平衡程度。

綜上,本文經(jīng)理論分析推導出的一階線性化模型可以較準確地反映DSOGI-FLL的動態(tài)響應特性,可用于指導FLL的參數(shù)設計;本文所提出的FLL單元增益標準化設計方法可以在較大程度上消除負序分量對FLL鎖頻動態(tài)響應的影響。

3 多DSOGI諧振解耦網(wǎng)絡

圖3 多DSOGI并聯(lián)的諧振解耦網(wǎng)絡Fig.3 Resonant decoupled network with multiple DSOGIs paralleled

由圖3推導出電網(wǎng)基波分量對輸入信號的傳遞函數(shù)為:

(31)

式中:D表示D(s),D3表示D3(s),D5表示D5(s),其表達式如式(32)所示。

(32)

根據(jù)式(26)和式(31),畫出單SOGI和諧振解耦網(wǎng)絡的頻率特性圖如附錄A圖A4所示。分析該圖可知,諧振解耦網(wǎng)絡對于頻率為3ω′和5ω′的信號成分呈現(xiàn)陷波器特性,因此較之原來的SOGI,其對于電網(wǎng)電壓中低次諧波的濾除能力大幅提升,因而在電網(wǎng)畸變情況下其仍能保持良好的鎖相精度。在實際應用中可根據(jù)需要按照圖3原理設置對應頻率處的自適應濾波器組成諧振解耦網(wǎng)絡以實現(xiàn)電壓不平衡及畸變情況下正序基波電壓信息的準確獲取。

4 仿真與實驗分析

4.1 仿真驗證

為驗證本文所設計多諧振頻率解耦網(wǎng)絡同步方法的有效性,在PSCAD軟件中搭建了單同步坐標系鎖相環(huán)(Ⅰ型)、雙同步坐標系解耦鎖相環(huán)(Ⅱ型)、基于DSOGI-FLL的多DSOGI諧振解耦網(wǎng)絡(Ⅲ型,文獻[15]所提方法)、基于改進型DSOGI-FLL的多DSOGI諧振解耦網(wǎng)絡(Ⅳ型,本文所提方法)4種鎖相環(huán)模型進行仿真對比。其中,兩種類型DSOGI-FLL中的參數(shù)均為k取1.414,Γ取100,且解耦網(wǎng)絡中分別為3,5,7次諧波設置了對應的DSOGI自適應濾波器。

仿真條件設定為:①初始50 Hz/60 V(最大值)三相對稱電壓,在0.2 s時疊加上40 V的負序分量,并且頻率跳變?yōu)?5 Hz;②初始50 Hz/60 V(最大值)三相對稱電壓,在0.2 s時疊加上25 V的負序分量,并且頻率跳變?yōu)?5 Hz;③初始50 Hz/60 V三相對稱電壓,在0.2 s時疊加上20 V的3次正序分量,15 V的5次負序分量,7 V的7次正序分量,并且頻率跳變?yōu)?5 Hz。3種條件下所得仿真結果詳見附錄A圖A5至圖A7。

根據(jù)仿真波形圖得出的數(shù)據(jù)詳見附錄A表A1,其中,鎖頻穩(wěn)定時間以誤差不再超過0.2 Hz為標準,分析結果可得出如下結論。

1)在仿真條件①和②下,單同步坐標系鎖相環(huán)的鎖相頻率穩(wěn)態(tài)值分別存在11 Hz和3.22 Hz的偏差,d軸定向電壓的偏差達40 V;在電壓畸變條件下,其鎖相性能進一步惡化。

2)兩種電壓不平衡條件下,雙同步坐標系解耦鎖相環(huán)的鎖相頻率穩(wěn)態(tài)誤差為0.14 Hz,d軸定向電壓的偏差為1.45 V;兩種類型諧振解耦網(wǎng)絡的鎖相頻率穩(wěn)態(tài)誤差僅為0.01 Hz,d軸定向電壓的偏差約為0.2 V;由于解耦網(wǎng)絡內(nèi)部存在多個濾波器,結構較復雜,因此其定向電壓的動態(tài)超調(diào)較雙同步坐標系解耦鎖相環(huán)大,鎖頻穩(wěn)定速度較慢。

3)在電壓畸變條件下,雙同步坐標系解耦鎖相環(huán)的鎖相頻率穩(wěn)態(tài)誤差為2.41 Hz,d軸定向電壓的偏差達6.15 V;兩種類型諧振解耦網(wǎng)絡鎖相頻率穩(wěn)態(tài)誤差僅為0.01 Hz,d軸定向電壓的偏差為0.3 V;因此,在電壓含較強低次諧波干擾時,諧振解耦網(wǎng)絡的檢測精度明顯優(yōu)于雙同步坐標系解耦鎖相環(huán)。

4)在3種仿真條件下,Ⅳ型鎖相環(huán)的鎖頻穩(wěn)定時間均約為48 ms,基本一致;反觀Ⅲ型鎖相環(huán),在條件①和條件②下的鎖頻穩(wěn)定時間分別為80 ms和60 ms。表明電網(wǎng)電壓中負序分量含量較高時,引起了系統(tǒng)控制參數(shù)的偏移,導致FLL與SOGI兩部分的動態(tài)耦合效應過強,從而導致FLL的穩(wěn)定時間不減反增,其動態(tài)特性不能再用附錄A圖A2所示的一階慣性環(huán)節(jié)來近似,其頻率動態(tài)響應超調(diào)量變大,導致鎖頻穩(wěn)定時間變長。

5)分析附錄A圖A5(f)和圖A6(f)可知,在不平衡電網(wǎng)條件下,Ⅳ型鎖相環(huán)與Ⅲ型鎖相環(huán)相比,由于Ⅳ型鎖相環(huán)的鎖頻動態(tài)響應特性幾乎不受電壓負序分量的影響,因此,其正序基波電壓的檢測偏差衰減得更快;根據(jù)附錄A圖A7(b)和圖A7(f)可知,當電網(wǎng)電壓只含諧波分量時,Ⅳ型鎖相環(huán)與Ⅲ型鎖相環(huán)的鎖相性能幾乎一樣。

6)在電壓三相不平衡或畸變的情況下,Ⅳ型鎖相環(huán)的穩(wěn)態(tài)鎖相頻率誤差均約為0.01 Hz,能很好地滿足并網(wǎng)逆變器的低電壓穿越功率控制算法以及孤島檢測對頻率檢測的要求;3種仿真條件下其鎖頻穩(wěn)定時間約為48 ms,這與按式(25)計算的結果基本一致,說明了本文所設計的同步方法的有效性。

4.2 實驗驗證

為進一步驗證本文理論研究的正確性,基于DSP28335平臺對本文所提多諧振解耦網(wǎng)絡的同步方法進行了實驗驗證。三相電壓數(shù)據(jù)由模/數(shù)轉換器(ADC)模塊以20 kHz的采樣頻率獲取,分別進行與仿真條件②和③相同的實驗驗證,實驗系統(tǒng)示意圖參見附錄A圖A8。

電壓信號由樣機產(chǎn)生,鎖相環(huán)程序編寫在該樣機的控制器內(nèi)部,以數(shù)組保存程序計算所得數(shù)據(jù)。實驗結果如圖4和圖5所示。

圖4 電壓不平衡實驗結果Fig.4 Experimental results under unbalanced voltage

圖5 電壓畸變實驗結果Fig.5 Experimental results under distorted voltage

根據(jù)圖4和圖5可知,在電壓不平衡或畸變的情況下,本文所設計的基于改進型DSOGI-FLL的諧振解耦網(wǎng)絡的鎖相頻率響應特性類似于一個一階慣性環(huán)節(jié),其鎖頻穩(wěn)定時間均約為50 ms;電壓不平衡條件下穩(wěn)態(tài)頻率處在54.99～55.06 Hz的波動范圍內(nèi),電壓畸變條件下穩(wěn)態(tài)頻率處在54.93～55.07 Hz的波動范圍內(nèi),兩種條件下的穩(wěn)態(tài)頻率誤差均控制在0.07 Hz內(nèi),鎖頻精度較高。

分析圖4(c)和圖5(c)可知,當三相電壓不平衡時,利用解耦網(wǎng)絡所提取出的正序基頻分量在穩(wěn)態(tài)時的幅值為59.96 V,負序基頻分量幅值為24.96 V;在電壓畸變時所提取出的正序基頻分量幅值為59.94 V。因此,可見本文所提電網(wǎng)同步方法在電壓三相不平衡、畸變的情況下均具有較高的檢測精度。

5 結語

為實現(xiàn)電網(wǎng)電壓畸變及不平衡情況下電壓相位與幅值信息的快速、準確獲取,本文以FLL為研究對象,對基于DSOGI-FLL的頻率響應狀態(tài)空間模型展開理論分析,推導出其增益標準化線性模型;根據(jù)該模型進行FLL的參數(shù)設計,可使系統(tǒng)具有良好的動態(tài)響應,且鎖頻動態(tài)性能幾乎不受電網(wǎng)基波正、負序電壓幅值波動的影響。仿真和實驗表明,本文所設計的諧振解耦網(wǎng)絡同步方法在電網(wǎng)電壓畸變及不平衡情況下仍具有較高的頻率檢測精度,可適用于孤島檢測等對頻率檢測要求較高的應用場合。

本文所提同步方法在電網(wǎng)電壓不含直流分量的場景下具有較好的檢測精度,但當電壓信號含有直流分量時會降低FLL的穩(wěn)態(tài)頻率檢測精度,影響整個解耦網(wǎng)絡的頻率自適應能力,下一步的研究工作將會納入該情景。

附錄見本刊網(wǎng)絡版(http://www.aeps-info.com/aeps/ch/index.aspx)。