數(shù)據(jù)丟包對(duì)DC/DC無線并聯(lián)均流系統(tǒng)的影響

承良超，葛蘆生，陳宗祥，劉雁飛

（安徽工業(yè)大學(xué)電氣與信息工程學(xué)院，馬鞍山243000）

由于計(jì)算機(jī)、通訊等的廣泛應(yīng)用，其要求組建大容量、安全可靠、不間斷供電的電源系統(tǒng)，而開關(guān)電源并聯(lián)系統(tǒng)利用多個(gè)模塊共同承擔(dān)負(fù)載功率，使得功率器件承受的熱應(yīng)力和電氣應(yīng)力減小，提高了系統(tǒng)的可靠性，同時(shí)也縮短了開發(fā)周期、降低了生產(chǎn)成本。但在DC/DC并聯(lián)功率變換器的各個(gè)模塊間通過物理連線來實(shí)現(xiàn)信息傳遞會(huì)引發(fā)多種問題：第一，并聯(lián)子模塊間物理連線作為一種單點(diǎn)失敗源，任意損壞點(diǎn)都有可能導(dǎo)致整個(gè)系統(tǒng)的失敗[1]；第二，互聯(lián)線易引入噪聲與干擾，降低系統(tǒng)性能，限制轉(zhuǎn)換器模塊的放置地點(diǎn)；第三，附加在控制器與變換器間的連接電纜會(huì)使電源系統(tǒng)的易維護(hù)性極大降低[1-2]。因此，需要一種模塊間無附加互聯(lián)線的動(dòng)態(tài)均流信息傳遞策略,即無線并聯(lián)系統(tǒng)，它提高了分布式供電系統(tǒng)的可靠性和靈活性[3]。

目前，對(duì)并聯(lián)變換器無線控制進(jìn)行了一些相關(guān)研究。文獻(xiàn)[4]中Tuladhar和Jin提出一種信號(hào)注入技術(shù)實(shí)現(xiàn)強(qiáng)制均流；文獻(xiàn)[5-6]中Mazumder等提出一種無線脈寬調(diào)制PWM（pulse width modulation）技術(shù)以實(shí)現(xiàn)并聯(lián)DC-DC變換器均流控制。而在無線并聯(lián)系統(tǒng)應(yīng)用中，當(dāng)產(chǎn)生新均流信息時(shí)，系統(tǒng)將刪除上一次未發(fā)出信號(hào)。此外，由于數(shù)據(jù)損壞或信道干擾等因素，都可能導(dǎo)致發(fā)送端數(shù)據(jù)與接收端不一致，甚至數(shù)據(jù)無法完成傳輸，該現(xiàn)象稱為數(shù)據(jù)包丟失。一般而言一個(gè)周期內(nèi)，數(shù)據(jù)包丟失的判斷依據(jù)是數(shù)據(jù)接收端當(dāng)前時(shí)刻并沒接收到正確的數(shù)據(jù)包，那么多大的丟包概率會(huì)對(duì)系統(tǒng)的穩(wěn)定性產(chǎn)生影響，或者說丟包率與系統(tǒng)穩(wěn)定性有何關(guān)系，接收到所有或者部分傳遞信息是否為控制系統(tǒng)穩(wěn)定的必要條件，這些都需要進(jìn)一步研究。

本文主要基于主從均流法設(shè)計(jì)出的無線DC/DC均流平臺(tái)（如圖1所示），采用由Nordic公司推出的2.4 GHz無線系統(tǒng)芯片nRF24LE1，首先建立了離散時(shí)間系統(tǒng)下的丟包模型，然后結(jié)合本實(shí)驗(yàn)平臺(tái)對(duì)DC/DC系統(tǒng)穩(wěn)態(tài)條件下的數(shù)據(jù)包丟失概率進(jìn)行了估算，最后通過實(shí)驗(yàn)驗(yàn)證了不同丟包率對(duì)主從模塊的影響，以及對(duì)比了理論計(jì)算的最大丟包率與實(shí)際實(shí)驗(yàn)效果。

圖1 高頻DC-DC無線并聯(lián)系統(tǒng)Fig.1 High-frequency DC-DC wireless parallel system

1 離散時(shí)間系統(tǒng)數(shù)據(jù)包丟失的模型建立

網(wǎng)絡(luò)控制中出現(xiàn)的通信帶寬不足或信道干擾等問題會(huì)導(dǎo)致數(shù)據(jù)包丟失，導(dǎo)致系統(tǒng)穩(wěn)定性能下降。通常采用兩種方法分析數(shù)據(jù)包丟失：①只考慮數(shù)據(jù)包丟失，將其看作有一定發(fā)生概率的事件；②在不忽略時(shí)延的情況下，將數(shù)據(jù)包丟失定量為數(shù)據(jù)包之間傳輸時(shí)間的允許度。

本文中模型建立只對(duì)信號(hào)采樣端與控制器之間有網(wǎng)絡(luò)連接且發(fā)生數(shù)據(jù)包丟失，忽略網(wǎng)絡(luò)傳輸延遲，控制器輸入的變量信號(hào)可以表示為

式（2）結(jié)合系統(tǒng)控制方程，可得到離散化系統(tǒng)模型為

定義一個(gè)新的狀態(tài)變量：z（k）=[xT（k），T（k－1）]T，結(jié)合式（1）和式（3）可得

其中，

由于θk∈{0,1}，閉環(huán)系統(tǒng)會(huì)有兩種情況發(fā)生：E1:θk=0 和 E2:θk=1。假設(shè)序列{θk,k=1,2,…}是遍歷的，則存在θk∈R，使得。由此可見，當(dāng)θk∈{0,1}時(shí)，θ0∈{0,1}。這樣數(shù)據(jù)包丟失可以看成一種事件的發(fā)生概率，其值用θ0表示。式（4）可以表示為

文獻(xiàn)[7]的研究結(jié)論如下：

引理1若構(gòu)建一系列非線性方程的設(shè)定為真，且有

則系統(tǒng)的式（4）幾乎每個(gè)解都漸進(jìn)收斂到原點(diǎn)。

引理 2若（A，B）是可控的，那么（eAh，Γ0B）可控，這樣設(shè)計(jì)矩陣K可采用線性系統(tǒng)理論使eAh+Γ0BK的特征根處于單位圓內(nèi)；同時(shí)G0是一個(gè)穩(wěn)定矩陣，即G0的特征根處于單位圓內(nèi)，考慮如下線性矩陣不等式

其中，λ1∈[0,1）。假設(shè)：對(duì)于 λ1∈[0,1），存在一個(gè)正定矩陣使得不等式（8）成立，則取

2 系統(tǒng)穩(wěn)定下數(shù)據(jù)包丟失概率范圍估算

本文研究的是基于主從均流控制的雙Buck并聯(lián)系統(tǒng)，利用上述方法計(jì)算在此系統(tǒng)穩(wěn)定的情況下系統(tǒng)所能允許的主從間最大數(shù)據(jù)丟包率。本模型只考慮主從模塊間數(shù)據(jù)包丟失的影響，而忽略網(wǎng)路延時(shí)對(duì)系統(tǒng)的影響。

為了分析數(shù)據(jù)包丟失對(duì)雙路Buck并聯(lián)系統(tǒng)穩(wěn)定性的影響，首先要建立此并聯(lián)系統(tǒng)數(shù)學(xué)模型。根據(jù)并聯(lián)Buck系統(tǒng)的系統(tǒng)框圖，可以得出帶有PI控制器的系統(tǒng)等效框圖，如圖2所示。

圖2 帶PI控制器的雙Buck并聯(lián)系統(tǒng)等效框圖Fig.2 Equivalent block diagram of double-Buck parallel system with PI controller

根據(jù)圖2，系統(tǒng)的狀態(tài)空間方程為

系統(tǒng)反饋控制方程為

式中：x（t）為系統(tǒng)狀態(tài)量，x（t）=[iL1iL2vcζ1ζ2ζ3]T，其中，iL1和iL2分別為兩并聯(lián)模塊各自的電感電流，vc為并聯(lián)系統(tǒng)的輸出電壓，ζ1、ζ2和 ζ3分別為主模塊電壓環(huán)PI控制器、電流環(huán)PI控制器和從模塊電流環(huán) PI控制器的中間狀態(tài)量；u（t）為系統(tǒng)輸入量，u（t）=[d1d20 0 0 0]T,其中，d1、d2分別為主、從模塊開關(guān)信號(hào)的占空比；

本文中設(shè)計(jì)的主從模塊Buck電路參數(shù)為：電感 L1=L2=330 μH，電容 C1=C2=200 μF，線路阻抗 r1=r2=0.5 Ω，負(fù)載 R=3 Ω，輸入電壓 Vin=10 V，輸出電壓Vm=1；設(shè)計(jì)的主從模塊PI控制器參數(shù)為：電壓環(huán)中，KP1=Kpv=0.56，KI1=Kiv=528；電流環(huán)中，KP2=KP3=Kpi=0.106，KI2=KI3=Kii=410。此處為可以忽略傳輸延時(shí)，取電流參考值的發(fā)送周期為8 ms。

由式（5），可以算出數(shù)據(jù)包丟失的增廣矩陣為

計(jì)算結(jié)果為

取λ1=0.5，利用Matlab中的LMI工具箱求解式（8）可得

因此可解出 λ2，由式（7）得，θ0的最小允許值為 0.906 5，最后得出 θd允許的最大值為 1－θ0=0.093 5。也即當(dāng)θd＜0.093 5時(shí)，本方案下的系統(tǒng)漸進(jìn)穩(wěn)定。

3 數(shù)據(jù)包丟失對(duì)并聯(lián)系統(tǒng)影響的實(shí)驗(yàn)研究

由于在上述PI以及系統(tǒng)參數(shù)下，系統(tǒng)可以達(dá)到比較好的穩(wěn)定狀態(tài)，可通過對(duì)系統(tǒng)進(jìn)行不同丟包率的實(shí)驗(yàn)來觀察具體的實(shí)驗(yàn)效果。

前文所述的理論前提是沒有考慮控制系統(tǒng)的傳輸延時(shí)，而本實(shí)驗(yàn)中對(duì)其進(jìn)行了兩方面的實(shí)驗(yàn)。首先在慢速網(wǎng)絡(luò)下進(jìn)行實(shí)驗(yàn)，使網(wǎng)絡(luò)延時(shí)對(duì)于均流信息的傳輸不產(chǎn)生干擾，驗(yàn)證本文從控制理論方面考慮時(shí)的最大丟包率；然后在快速網(wǎng)絡(luò)下觀察給定丟包率對(duì)該無線并聯(lián)系統(tǒng)的影響，并對(duì)慢速和快速網(wǎng)絡(luò)狀態(tài)下的現(xiàn)象進(jìn)行分析。

3.1 慢速網(wǎng)絡(luò)下對(duì)丟包率的驗(yàn)證實(shí)驗(yàn)

通過降低系統(tǒng)主從間均流信息的傳輸速率，則可暫時(shí)忽略延時(shí)而著重考慮數(shù)據(jù)丟包現(xiàn)象，其中數(shù)據(jù)傳輸延時(shí)約為250 μs，設(shè)置數(shù)據(jù)包傳輸周期為8 ms，人為設(shè)置固定丟包率 θd，如 θd=0.5，表示10 個(gè)數(shù)據(jù)包有5個(gè)發(fā)生了數(shù)據(jù)包丟失。

圖3是數(shù)據(jù)包傳輸周期為8 ms時(shí)不同θd下并聯(lián)系統(tǒng)輸出電壓及主從模塊輸出電流波形（采集的是電流經(jīng)過運(yùn)放后的電壓）。圖3表明：當(dāng)θd=0.5時(shí)，在穩(wěn)態(tài)條件下，輸出電壓出現(xiàn)不穩(wěn)定現(xiàn)象，主從電流出現(xiàn)較大波動(dòng)，系統(tǒng)出現(xiàn)振蕩；當(dāng)θd=0.1時(shí)，系統(tǒng)經(jīng)常不定時(shí)出現(xiàn)環(huán)流現(xiàn)象，但很快能重新恢復(fù)均流；當(dāng)θd=0.07時(shí)，系統(tǒng)穩(wěn)定運(yùn)行。由此可知系統(tǒng)穩(wěn)定時(shí)允許的最大數(shù)據(jù)丟包率與理論計(jì)算結(jié)果 （θd＜0.093 5）基本吻合。

從以上實(shí)驗(yàn)可以得知，在慢速網(wǎng)絡(luò)下，當(dāng)數(shù)據(jù)丟包越大時(shí)，系統(tǒng)越趨于不穩(wěn)定，當(dāng)丟包達(dá)到一半時(shí)系統(tǒng)已經(jīng)處于不均流狀態(tài)，由于在慢速網(wǎng)絡(luò)下數(shù)據(jù)更新速率已經(jīng)很慢，當(dāng)丟包率變高時(shí)，系統(tǒng)已經(jīng)不能得到均流所必需的信息，所以使系統(tǒng)處于不穩(wěn)定狀態(tài)。這3種實(shí)驗(yàn)可以基本證明系統(tǒng)丟包對(duì)系統(tǒng)產(chǎn)生影響的界限以及影響后的效果。

圖3 數(shù)據(jù)包傳輸周期為8 ms時(shí)并聯(lián)系統(tǒng)不同丟包率下電流穩(wěn)態(tài)波形Fig.3 Steady-state current waveforms of parallel system at different packet loss rates when the data transmission cycle is 8 ms

3.2 快速網(wǎng)絡(luò)下丟包率對(duì)系統(tǒng)影響

當(dāng)速率提高時(shí)，傳輸延時(shí)相對(duì)于整個(gè)系統(tǒng)來講也就不能忽略，在實(shí)驗(yàn)驗(yàn)證過程中，需要將傳輸延時(shí)考慮進(jìn)去?？旖菥W(wǎng)絡(luò)下的系統(tǒng)數(shù)據(jù)包傳輸周期提高到 300 μs，數(shù)據(jù)傳輸延時(shí)約為 250 μs（傳輸延時(shí)主要與數(shù)據(jù)的打包與解包相關(guān)，而傳輸速度對(duì)于其影響很?。?。

圖4為數(shù)據(jù)包傳輸周期為300 μs時(shí)不同θd下并聯(lián)系統(tǒng)主從模塊輸出電壓電流波形。從實(shí)驗(yàn)結(jié)果來看，當(dāng)θd=0.8以及θd=0.9時(shí)，系統(tǒng)在暫態(tài)過程中無法保持很好的一致性，會(huì)出現(xiàn)很大的波動(dòng)，兩者無法達(dá)到很好的跟隨效果，但在穩(wěn)態(tài)時(shí)，兩種丟包率下都可以達(dá)到比較好的均流效果，通過這兩個(gè)實(shí)驗(yàn)可以很好地證明在快速網(wǎng)絡(luò)狀態(tài)下的系統(tǒng)丟包可能產(chǎn)生的影響。

由上述實(shí)驗(yàn)可知，在快速網(wǎng)絡(luò)下，數(shù)據(jù)丟包對(duì)整個(gè)系統(tǒng)的影響相對(duì)于慢速系統(tǒng)來說，要相對(duì)較小。因?yàn)樵诳焖倬W(wǎng)絡(luò)狀態(tài)中，數(shù)據(jù)的更新速率更快，在相同丟包率的情況下，兩者之間所接收到的數(shù)據(jù)量是不同的，快速網(wǎng)絡(luò)所接收到的數(shù)據(jù)量更多，對(duì)于更高速率狀態(tài)下的丟包率由于受限于網(wǎng)絡(luò)延時(shí)的影響，不再更深入地討論。

圖4 數(shù)據(jù)包傳輸周期為300 μs時(shí)并聯(lián)系統(tǒng)不同丟包率下的電流穩(wěn)態(tài)波形Fig.4 Steady-state current waveforms of parallel system at different packet loss rates when the data transmission cycle is 300 μs

4 丟包解決方案的初步提出

基于上述對(duì)丟包進(jìn)行了實(shí)驗(yàn)驗(yàn)證，本文提出了一種對(duì)丟包率較小情況下的補(bǔ)償方案，如圖5所示，圖中，c（k）為本次接收的信息，e（k）為本次寄存器更新的信息，d（k）為寄存器中上一周期信息。在無線傳輸中，數(shù)據(jù)主要被打包在數(shù)據(jù)幀中，一旦數(shù)據(jù)丟包發(fā)生，接收模塊中當(dāng)系統(tǒng)在相應(yīng)時(shí)間段內(nèi)需要進(jìn)行采集和計(jì)算時(shí)沒有檢測(cè)到相應(yīng)數(shù)據(jù)包，檢測(cè)模塊發(fā)出數(shù)據(jù)丟包的信號(hào)，將接收模塊中在寄存器緩存的上次接收到的均流信息輸出，替代從模塊當(dāng)前時(shí)刻的均流信息。

該方法適用于較小丟包率情況下系統(tǒng)所采用的方式。當(dāng)數(shù)據(jù)在穩(wěn)態(tài)時(shí)發(fā)生數(shù)據(jù)丟包率較大以及暫態(tài)過程發(fā)生較小丟包率的問題下，通過上一周期的數(shù)據(jù)均可以得到比較好的補(bǔ)償，因?yàn)樵诜€(wěn)定狀態(tài)和暫態(tài)丟包率較小情況下數(shù)據(jù)變化幅度較小，在短時(shí)間內(nèi)均可以得到補(bǔ)償；但在系統(tǒng)發(fā)生比較大躍變時(shí)，由于系統(tǒng)數(shù)據(jù)會(huì)產(chǎn)生較大變化，上次儲(chǔ)存值與本周期值有較大改變時(shí)很難進(jìn)行補(bǔ)償。

因此，在初步提出丟包率較小情形下的補(bǔ)償方案后，需要去解決丟包率較大情形下發(fā)生的問題，這在后期研究中需要對(duì)其丟包情況進(jìn)一步分析。

圖5 丟包率較小的補(bǔ)償方案Fig.5 Compensation scheme with smaller packet loss rate

5 結(jié)語

本文首先建立了離散時(shí)間系統(tǒng)下的數(shù)據(jù)丟包的模型，并對(duì)基于無線主從均流策略及全數(shù)字控制的雙Buck變換器并聯(lián)系統(tǒng)穩(wěn)定下的數(shù)據(jù)包丟失概率的范圍進(jìn)行了估算；并在考慮網(wǎng)絡(luò)傳輸速率的前提下對(duì)并聯(lián)系統(tǒng)進(jìn)行了實(shí)驗(yàn)，在慢速網(wǎng)絡(luò)下對(duì)其實(shí)驗(yàn)結(jié)果進(jìn)行了分析，驗(yàn)證了理論估算的系統(tǒng)穩(wěn)定下允許的最大丟包率以及在不同丟包率情況下對(duì)系統(tǒng)所產(chǎn)生的具體影響；后在快速網(wǎng)絡(luò)下分析了數(shù)據(jù)包丟失對(duì)系統(tǒng)動(dòng)態(tài)、穩(wěn)態(tài)性能的影響，并對(duì)在慢速和快速系統(tǒng)下進(jìn)行了一定對(duì)比和總結(jié)。通過對(duì)這些影響的分析，可以有針對(duì)性的解決在無線并聯(lián)DC/DC系統(tǒng)中遇到的數(shù)據(jù)丟包問題，對(duì)后期的研究具有重要意義。