L波段超低相噪可編程步進頻頻率源設計

李 濟

(安徽博微長安電子有限公司，安徽 六安 237000)

0 引 言

傳統(tǒng)的頻率源設計方法主要有直接模擬合成法、直接數字合成法(DDS)和鎖相環(huán)倍頻合成法[1]。直接模擬合成是采用模擬器件與電路，以一只高質量晶體振蕩器為頻率基準，通過混頻、倍頻、分頻、濾波等電路，實現對頻率加、減、乘、除運算，獲得需要的頻率分量。這種合成方式的特點是相位噪聲低，頻率轉換時間快，電路相對復雜，難點在于對頻率雜散的濾波與控制。此種頻率合成器的相位噪聲主要取決于晶體振蕩器的相位噪聲、倍頻器的附加噪聲及分頻器的基底噪聲。

直接數字式頻率合成(DDS)的優(yōu)點是頻率分辨率高、變頻時間快、輸出相位連續(xù)、結構靈活、有額外的相位噪聲處理得益等。難點在于DDS輸出雜散頻譜較多，同時，由于 DDS 輸出的最高頻率受到參考頻率和抽樣定理的限制，為了得到寄生成分較少的波形，DDS 的最高輸出頻率一般為參考頻率的40%，即fout=40%×fc，導致DDS輸出信號的頻率不高；且在固定輸出頻率的前提下，采樣參考時鐘頻率越高，DDS輸出頻率的相位噪聲越小，這就需要為DDS提供一個低噪聲、高質量、高頻率的參考時鐘[2]。

鎖相環(huán)倍頻電路也是常用的實現方法，該電路是一個閉環(huán)頻率反饋系統(tǒng)，它主要由鑒相器(PD)、環(huán)路濾波器(LF)、壓控振蕩器(VCO)三部分組成[3]。該方法可以確保較高的輸出頻率，但頻率切換時間較長；若要提高 PLL 電路的分辨率，實現小步進輸出，則要提高鎖相環(huán)的分頻系數，導致相位較頻率出現相應降低，鎖相環(huán)的響應速度也會變慢；此外環(huán)增益會隨著分辨率的增高而下降，使輸出波形的純正度惡化，難以保證輸出頻率低相噪的要求[4]。

經綜合分析，考慮到所設計雷達產品超低相位噪聲(≤-125 dBc/Hz@1 kHz)和低雜散(≤-65 dBc)2項指標，以及可編程步進頻等功能要求，本文中頻率源采用粗頻標模擬直接合成、細頻標直接數字式頻率合成(DDS)的組合式技術，結合前者參考頻率的倍頻和L波段低相噪高質量頻率的輸出與后者可編程步進頻、靈活性等優(yōu)點，實現了高穩(wěn)定度、快速步進頻和超低相位噪聲、低雜散的要求，相位噪聲可達-125 dBc/Hz@1 kHz，比傳統(tǒng)雷達上使用的頻率源相位噪聲提高了10 dB以上，雜散低于-65 dBc，步進頻率分辨率提高到1 MHz。

1 頻率源的設計

1.1 方案設計

該頻率源的信號流程框圖如圖1所示。主要電路包括晶振、二功分器、諧波發(fā)生器、數字板現場可編程門陣列(FPGA+DDS)、開關濾波器Ⅰ、開關濾波器Ⅱ、混頻器、放大器等。

圖1 L波段頻率源信號流程圖

選用抗振動恒溫晶體振蕩器作為頻率基準源，將其產生的80 MHz信號功分2路后，一路送給數字板作為基準時鐘信號，一路送給諧波發(fā)生器。諧波發(fā)生器采用階躍恢復二極管對80 MHz信號進行高效倍頻，產生豐富的梳狀頻譜，用濾波器組選出1 600 MHz和960 MHz 2路信號，再經過放大和匹配后，1 600 MHz為粗頻標信號，960 MHz 為DDS時鐘信號。

細頻標信號在數字板中產生，FPGA時鐘為80 MHz。在頻率代碼的控制下，FPGA將不同頻率控制字寫入DDS，DDS產生相應的連續(xù)波信號，再經過放大和濾波(開關濾波器Ⅰ)，成為細頻標信號。細頻標信號為步進頻信號，頻率范圍160～240 MHz，可編程步進頻最小步進頻率為1 MHz。

粗頻標信號和細頻標信號相混頻后，再經過濾波(開關濾波器Ⅱ)和功率放大，得到了所要求的頻標信號，頻率范圍1 760～1 840 MHz，可編程步進頻最小步進頻率為1 MHz。

由于細頻標中使用了DDS可編程輸出頻率器件，因此，本次設計的L波段頻率源輸出頻率具有可編程特性。

1.2 硬件電路設計

為防止信號串擾，設計中將不同功能的電路分割成多個模塊，模塊間用高頻電纜傳輸信號，同時對模塊電源進行隔離設計。本設計中關鍵電路是倍頻器電路和細頻標電路。

(1) 倍頻器電路設計

采用階躍恢復二極管進行高次倍頻[5]。圖2是典型的階躍恢復二極管高次倍頻電路，C1、L1，R1為偏置網絡，C2、L2為輸入阻抗匹配網絡，C3、L3、V1為脈沖激勵器。為發(fā)揮階躍恢復二極管的最大倍頻效力，設計中將L1，L2，L3改為手工繞制的電感器，這樣，在電路調試中可通過調節(jié)電感器的電感量，使電路匹配狀態(tài)最好，使倍頻器輸出信號的相位噪聲最小。

倍頻器電路設計中，要注意阻抗匹配，保證在高低溫環(huán)境實驗中不發(fā)生自激現象。

(2) 細頻標電路設計

細頻標使用數字方式產生，其電路中主要器件為FPGA和DDS。FPGA器件選用INTEL公司的EP3SE50F484I4N，完成控制邏輯關系運算功能和數據存儲功能；DDS器件選用成都振芯科技公司的GM4941，完成數字分頻功能。細頻標電路框圖如圖3所示。

圖2 倍頻器電路

圖3 細頻標電路框圖

2 關鍵技術參數分析計算

(1) 相位噪聲

該頻率源相位噪聲要求：-103 dBc/Hz@100 Hz；-125 dBc/Hz@1 kHz；-135 dBc/Hz@100 kHz。頻率源輸出信號的相位噪聲主要取決于頻率變換時產生的相位噪聲的惡化，其惡化規(guī)律可認為滿足公式(1)：

(1)

式中：θnout(t)為頻率變換后的信號相位噪聲；θnin(t)為頻率變換前信號的相位噪聲。

粗頻標信號的最大倍頻次數為1 600 MHz÷80 MHz=20，理論上相位噪聲惡化程度：20lg20≈26 dB，加上倍頻鏈路中2 dB～3 dB附加損耗，這樣，粗頻標信號相位噪聲可以達到-135 dBc/Hz@1 kHz。

細頻標信號的相位噪聲主要取決于所選用的DDS器件輸出信號的相位噪聲。雖然DDS使用時鐘為960 MHz，960 MHz÷80 MHz=12，20lg12≈12 dB，加上倍頻鏈路的2 dB～3 dB附加損耗，理論上相位噪聲可以達到-145 dBc/Hz@1 kHz。但是，從DDS廠家給出的數據來看，在1 GHz時鐘下，其輸出最高頻率200 MHz時相位噪聲為-132 dBc/Hz@1 kHz。因此，細頻標信號相位噪聲為-130 dBc/Hz@1 kHz。

粗頻標信號與細頻標信號進行混頻合成，再經放大后形成本振信號?；祛l合成為兩信號線性疊加，放大器為功率放大?；祛l后的射頻輸出信號的相位噪聲可認為滿足公式(2)：

(2)

式中:θnout(t)為混頻后的射頻信號相位噪聲；θnIF(t)為參與混頻的細頻標信號的相位噪聲；θnLO(t)為參與混頻的粗頻標信號的相位噪聲。

根據公式(2)計算下來，L波段超低相噪步進頻標信號相位噪聲可達-125 dBc/Hz@1 kHz以下，滿足系統(tǒng)要求。

(2) 雜散抑制度

該頻率源的雜散要求≤-65 dBc。雜散信號主要來源于細頻標的雜散信號(DDS產生)、混頻器的互調信號。

細頻標電路中，DDS時鐘信號是960 MHz，輸出頻率是160 MHz～240 MHz，輸出信號頻率是時鐘信號頻率的1/4～1/8之間，因此，處于DDS器件輸出雜散最小的頻段。同時，開關濾波器Ⅰ采用分段濾波方式，每段信號帶寬為5 MHz，解決DDS輸出寬帶雜散偏高問題。

粗頻標信號(頻率為1 600 MHz)和細頻標信號(頻率為160 MHz～240 MHz)混頻后取相加信號(頻率為1 760 MHz～1 840 MHz)為有用信號，其相減信號(頻率為1 360 MHz～1 440 MHz)與DDS時鐘信號(頻率為960 MHz)、粗頻標信號(頻率為1 600 MHz)和輸出信號(頻率為1 760 MHz～1 840 MHz)相離較遠，可以用濾波器過濾掉。

3 測試結果

實物采用Keysight Technologies N9 030 A PXA信號分析儀進行相位噪聲和寬帶雜散測試，測試結果分別如圖4、圖5所示。可以看出，實測結果符合理論設計指標。

圖4 相位噪聲實測圖

圖5 寬帶雜散實測圖

4 結束語

本設計采用粗頻標模擬合成和細頻標直接數字頻率合成方式，成功實現了L波段超低相噪、低雜散和可編程步進頻的頻率源。經實測，頻率源指標均優(yōu)于預期設計目標，與傳統(tǒng)的步進頻率源設計方案相比較，該新型頻率源性能指標優(yōu)秀，集成化程度高，可靠性高，滿足了某新型雷達接收機的工程使用要求。