基于數(shù)字信道化的偵察干擾一體化技術

王明君

(中國電子科技集團公司第五十一研究所，上海 201802)

0 引 言

隨著無線電裝備的廣泛應用，戰(zhàn)場電磁環(huán)境日漸復雜；在雷達對抗領域，我方裝備將可能同時被不同頻段、多部、多體制雷達照射。這就要求雷達對抗設備具備大帶寬，能夠適應復雜電磁環(huán)境，從眾多輻射源中分選出高威脅信號，具備同時干擾多部、多體制雷達的能力[1]。這將極大地增加干擾設備的復雜程度及設備量。在彈載、機載等運用場合，對任務載荷的體積重量又有嚴格控制。因此，雷達對抗設備的全能型、輕小型化將是大勢所趨。

微電子領域的發(fā)展，使得數(shù)字信號處理器(如現(xiàn)場可編程門陣列(FPGA)、數(shù)字信號處理器(DSP)、中央處理器(CPU)、圖形處理器(GPU))的處理能力得到大幅提升；數(shù)字信號處理算法的優(yōu)化使得運算效率更高效，對處理器要求更易實現(xiàn)?；跀?shù)字系統(tǒng)高集成、高可靠及靈活等特點，數(shù)字化是雷達對抗設備實現(xiàn)全能型、輕小型化的有效途徑。

本文設計了基于高速模/數(shù)(A/D)轉換、數(shù)/模(D/A)轉換、四倍數(shù)據(jù)率(QDR)II、Altera FPGA及TI公司的DSP雷達偵察干擾一體化處理單元。基于高效數(shù)字信道化結構，處理單元實現(xiàn)了對寬帶信號的實時偵收、存儲及高逼真干擾信號產生。

1 設計方案

1.1 硬件架構設計

上位機通過緊湊型外設部件互連標準(cPCI)總線下發(fā)控制指令并接收處理單元的上報數(shù)據(jù)；處理單元通過高速模/數(shù)轉換器(ADC)對寬帶雷達信號進行中頻采樣，完成信號數(shù)字化；大規(guī)模FPGA實現(xiàn)信號偵收的預處理算法及干擾算法；DSP接收FPGA的預處理結果進行信號分選；數(shù)字化干擾信號經過高速數(shù)/模轉換器(DAC)轉換為模擬信號，作為干擾激勵輸出。為提高系統(tǒng)集成度，本文在一塊cPCI標準6U板卡上實現(xiàn)2路瞬時帶寬2 GHz的偵察干擾一體化處理通道。處理單元組成框圖如圖1所示。

1.2 高速ADC、DAC的選擇

高速ADC、DAC作為處理單元的對外窗口，完成寬帶數(shù)字偵收的模數(shù)變換及寬帶干擾的數(shù)模轉換。為滿足2 GHz瞬時處理帶寬要求，需要ADC和DAC采樣率超過4 GSPS，為方便系統(tǒng)中變頻通道的設計實現(xiàn)，需要留有一定的過渡帶。綜合目前的器件水平及后續(xù)處理的方便，本設計選用

圖1 處理單元組成框圖

4.8 GSPS采樣率。中頻輸入輸出范圍選擇0.2～2.2 GHz。

目前采樣率能達到4.8 GSPS的ADC，主要有E2V公司的EV10AQ190和TI公司的ADC08DJ3200，從器件使用難度及擴展性等方面因素考慮，本設計選擇EV10AQ190作為處理單元的模數(shù)轉換芯片。

EV10AQ190為E2V推出的最高采樣率5 GSPS，量化位數(shù)10 bit的高速ADC。芯片內部采用4個1.25 GSPS/10 bit的ADC核，通過交叉采樣實現(xiàn)5 GSPS的等效采樣率。內部結構圖如圖2所示。

目前采樣率能達到4.8 GSPS的DAC主要有EUVIS公司的MD662和TI公司的DAC38RF85，綜合考慮芯片的性能及可升級性，選取MD662作為系統(tǒng)的數(shù)模轉換核心芯片。

MD662是EUVIS公司基于MD652 推出的采樣率可達8 GSPS的12 bit高速DAC；芯片內部自帶4∶1的MUX電路，在4.8 GSPS采樣率下，數(shù)據(jù)端口輸入率只需要4.8 G/4=1.2 G，目前FPGA的LVDS接口可以適應這一速率要求。MD662 內部結構圖如圖3所示。

圖3 MD662內部結構圖

1.3 處理器的選擇

處理單元采用FPGA和DSP作為處理器。FPGA 作為處理單元的主處理器，要完成偵察預處理、干擾信號產生等算法，且FPGA和高速ADC、DAC都要有高速數(shù)據(jù)交換，對FPGA的IO口速度也有較高要求。綜合考慮后，每個處理通道選擇1片Altera公司的StratixⅣ系列高端FPGA——EP4SE530H40I3作為信號處理的主處理器芯片，負責偵察、干擾算法實現(xiàn)。選用TI公司的高端定點DSP芯片TMS320C6455BZTZ作為模塊協(xié)處理器，負責信號分選及干擾決策。采用1片Altera公司CycloneⅢ系列低端FPGA——EP3C55F484I7作為處理單元的通信及控制處理器，負責和上位機通信并完成對處理單元各部分電路的控制。

1.4 數(shù)據(jù)存儲芯片的選擇

信號偵察過程中，F(xiàn)PGA對信號進行預處理及DSP進行信號分選工作時都需要對處理數(shù)據(jù)進行緩存，本設計采用DDR2芯片——MT47H64M16HR-3IT作為FPGA和DSP的數(shù)據(jù)緩沖器。

干擾信號產生過程中，處理單元需要對原始中頻信號進行緩存并調制輸出。每一個處理通道在4.8 GSPS/10 bit采樣率情況下，將產生48 Gbit/s的原始波形文件。要將如此大帶寬的數(shù)據(jù)實時存儲，對存儲器的帶寬要求較高。本設計采用2片Cypress公司的QDRⅡ芯片——CY7C1565KV18-500BZI進行位擴展以實現(xiàn)寬帶信號的實時存儲。每片CY7C1565KV18具有最高36×1 Gbit/s的讀寫速度，2片采用位擴展可以實現(xiàn)72 Gbit/s的讀寫速度，滿足系統(tǒng)48 Gbit/s讀寫速度的需求。

2 軟件實現(xiàn)

2.1 軟件架構設計

一體化處理單元主要完成寬帶雷達信號的實時偵收及干擾功能；偵收功能主要完成對0.2～2.2 GHz的雷達信號進行數(shù)字信道化接收、上報偵收結果，并引導干擾功能對指定雷達進行高逼真干擾。干擾功能主要在引導下對指定目標進行高逼真欺騙干擾或非相參壓制性干擾。

圖4 軟件功能劃分

一體化處理單元各功能主要在FPGA及DSP中實現(xiàn)。功能劃分如圖4所示。DSP中主要完成基于PDW的雷達信號分選及威脅庫比對，并根據(jù)指令做出干擾決策。FPGA中主要完成基于數(shù)字信道化的偵察干擾一體化算法實現(xiàn)，具體算法實現(xiàn)將重點介紹。

2.2 偵察干擾一體化收發(fā)通道設計

運用基于多相濾波的數(shù)字信道化技術，采用復信號偶型排列結構[2]，將處理單元的頻帶劃分為D個子信道，子信道帶寬為2π/D，如圖5所示。信道化收發(fā)通道算法流程如圖6所示。

圖5 復信號偶型結構信道劃分

圖6 數(shù)字信道化偵收干擾一體化算法流程

2.3 算法仿真

用Matlab進行算法仿真，首先利用Kaiser窗截取理想低通濾波器[3]，獲得多相濾波器的原型系數(shù)。原型濾波器頻響如圖7所示。

圖7 原型濾波器頻響

根據(jù)圖6的算法流程建立Matlab仿真模型，輸入數(shù)據(jù)率4.8 GSPS(ADC、DAC采樣率4.8 GHz)；將第一奈奎斯特區(qū)劃分為32個通道，如圖8所示。

圖8 信道劃分

為系統(tǒng)模型輸入800 MHz信號，頻譜如圖9(a)所示；將調制信號頻率設置為+3 MHz，輸出頻譜如圖9(b)所示。

圖9 調制前后信號頻譜

通過仿真結果可以看出，算法達到了偵收干擾共用處理通道的效果，基于數(shù)字信道化的偵收發(fā)射通道可以應用在偵察干擾一體化處理單元中。

2.4算法FPGA實現(xiàn)

數(shù)字信道化收發(fā)通道在EP4S530中實現(xiàn)，通道接收采樣率4.8 GSPS的10 bit ADC數(shù)據(jù)，通過降速處理后變?yōu)?50 MSPS×32路的低速數(shù)據(jù)。將低速數(shù)據(jù)送入數(shù)字信道化接收模塊，通過下變頻處理后變?yōu)?2路帶寬75 MHz的基帶信號。信號檢測模塊對基帶信號進行時頻檢測并將結果形成脈沖描述字(PDW)上報DSP進行分選。引導干擾時，還需要將檢測出有信號的信道的波形數(shù)據(jù)進行相應的調制[4]，最后送入信道化發(fā)射通道，進行干擾合成輸出。

3 系統(tǒng)驗證及性能測試

處理單元實物圖如圖10所示。

圖10 處理單元實物圖

信號源輸入0.2～2.2 GHz信號作為處理單元的輸入信號，通過偵收上報后系統(tǒng)下發(fā)干擾指令，處理單元進行引導并干擾。輸入載頻頻率800 MHz，脈寬100 μs，重復周期1 ms的脈沖調制信號作為輸入信號，圖11為未進行頻率調制的輸出頻譜。

圖11 無調制輸出頻譜

圖12為調制3 MHz后的輸出信號頻譜。

圖12 調制3 MHz后輸出頻譜

4 結束語

本文介紹了一種基于數(shù)字信道化的偵察干擾一體化技術，通過硬件上偵察干擾共用采集通道，軟件上共用信道化下變頻模塊，改變了以往偵察和干擾分置帶來的設備量較大等弊端，提高了設備的小型化水平，更加適應小型平臺的應用場合。