用于16位125 MS/s ADC的無采樣保持運放前端電路

張凌東,魏敬和,陳珍海,3,錢宏文

(1.火箭軍駐211廠軍代室，北京 100076;2. 中國電子科技集團(tuán)第五十八研究所，江蘇 無錫 214035;3.黃山學(xué)院信息工程學(xué)院，安徽 黃山 245041)

0 引 言

高速、高精度流水線模數(shù)轉(zhuǎn)換器(ADC)是各類無線通信系統(tǒng)中中頻采樣模塊所必需采用的電路。隨著寬帶無線通信、軟件無線電和數(shù)字雷達(dá)等應(yīng)用領(lǐng)域的飛速發(fā)展，其中頻采樣系統(tǒng)對ADC的速度和精度要求不斷提高，現(xiàn)代無線通信系統(tǒng)對高速、高精度ADC的精度要求達(dá)到14位200 MS/s和16位100 MS/s以上，并且要有盡量低的功耗[1-2]。

采樣保持電路處于流水線ADC 的最前端，其性能是整個ADC的最高性能，是制約流水線ADC 系統(tǒng)速度、精度和線性度指標(biāo)優(yōu)勢的瓶頸，但同時也是ADC中消耗功耗最大的模塊。對于開關(guān)電容流水線ADC，其采樣保持電路的功耗開銷主要是其內(nèi)部使用的采樣保持放大器(SHA)，通常SHA占用了流水線ADC功耗的30%以上[3-4]，因此消除SHA是降低開關(guān)電容流水線ADC的一種重要手段。然而，消除SHA之后，前端電路的精度和線性度指標(biāo)將會惡化，需要進(jìn)一步優(yōu)化設(shè)計。

本文設(shè)計了一種用于高速高精度流水線ADC的無SHA型4.5-bit前端電路，并被用于一款低功耗16位125 MS/s流水線ADC中進(jìn)行驗證。該ADC電路采用0.18 um 1P6M CMOS工藝進(jìn)行流片，測試結(jié)果良好。

1 無采樣保持4.5位前端電路結(jié)構(gòu)

在傳統(tǒng)的開關(guān)電容流水線ADC中，為保證ADC的高線性度，其內(nèi)部一般都使用了由采樣網(wǎng)絡(luò)和SHA組成的模擬前端。由于該SHA在ADC最前端，必須具備高增益和大帶寬，從而消耗大量的功耗，因此消除SHA的使用就可以極大地減少ADC總體功耗。圖1為本文所設(shè)計無SHA的模擬前端電路的具體電路結(jié)構(gòu)。該模擬前端電路直接作為流水線ADC的第一級子級電路使用。其中，BSW表示高線性度的柵壓自舉開關(guān)，其余開關(guān)為普通CMOS互補開關(guān)。從圖1中可以看出，輸入模擬信號Vin經(jīng)過柵壓自舉開關(guān)后，直接進(jìn)入第一級流水線子級電路中。

圖1 4.5位模擬前端電路結(jié)構(gòu)圖

對于圖1中所示前端電路，消除SHA以后將面臨2個其他問題[5]，第一個是由16個比較器構(gòu)成的Sub-ADC和由OTA構(gòu)成的余量增益放大電路這兩個輸入網(wǎng)絡(luò)的阻抗不匹配問題，第二個是余量增益放大電路中所使用OTA建立時間減小的問題。對于第一個問題，只要將兩個輸入網(wǎng)絡(luò)的阻抗失配誤差限制在數(shù)字求和邏輯的糾錯范圍之內(nèi)，就可以通過數(shù)字校正技術(shù)進(jìn)行修正，本設(shè)計通過采用嚴(yán)格的版圖匹配優(yōu)化技術(shù)，將該誤差最小化。對于第二個問題，本文通過增加OTA帶寬的方式來滿足建立時間惡化問題。為了在不增加功耗的條件下實現(xiàn)更大的帶寬，本設(shè)計采用的OTA使用了一種改進(jìn)的頻率補償技術(shù)。

圖1中還給出了所設(shè)計前端電路的多相位控制時鐘的先后相位關(guān)系，該時鐘信號由高電平兩相不交疊時鐘Ф1和Ф2的基礎(chǔ)上增加了一個Фclear相。而Ф1p時鐘為下降沿較Ф1時鐘略微提前的相位。Фclear和Ф1p兩個輔助時鐘相位用于降低開關(guān)電容網(wǎng)絡(luò)中OTA輸入端周期性的電荷充放電可能引起的各類非理想特性。由于Sub-ADC采用溫度計碼對模擬輸入信號進(jìn)行量化比較，因此一共使用了16個比較器，采樣電容也因此由16個大小相等的小電容合成。

2 電路實現(xiàn)

2.1 OTA電路

高速、高精度開關(guān)電容流水線ADC中所采用的OTA通常采用全差分兩級跨導(dǎo)放大器結(jié)構(gòu)。但是傳統(tǒng)的兩級跨導(dǎo)運算放大器在進(jìn)行頻率補償時，必須大幅提高第二級運放的靜態(tài)電流，才能實現(xiàn)較寬的單位增益帶寬，這導(dǎo)致該類運算放大器的功耗居高不下。本文在傳統(tǒng)miller補償技術(shù)的基礎(chǔ)上進(jìn)行了改進(jìn)，設(shè)計了一種不增加靜態(tài)電流就可達(dá)到更大的帶寬的兩級運放電路結(jié)構(gòu)，如圖2所示。

圖2 兩級運放電路結(jié)構(gòu)

改進(jìn)的兩級運算放大器電路的第一級運放采用了由MN1、MN2、MN3、MN4、MN5、MP1、MP2、MP3和MP4共9個MOS管構(gòu)成的套筒式運算放大器結(jié)構(gòu)；第二級采用了由MN7和MP5構(gòu)成的正端輸出Class A輸出級，以及由MN8和MP6構(gòu)成的負(fù)端輸出Class A輸出級。為實現(xiàn)更好的共?？刂?，兩級電路分別各自使用了一個共模反饋， CMFB1為第一級的共模反饋，CMFB2為第二級的共模反饋。

圖3 兩級運放頻率響應(yīng)曲線

傳統(tǒng)兩級運算放大器為實現(xiàn)頻率補償，通常在兩級之間采用miller補償，使主次極點分離，因此第二級運放通常需要非常大的電流才能實現(xiàn)合適的頻率補償。本設(shè)計在傳統(tǒng)miller補償?shù)幕A(chǔ)上，進(jìn)一步增加了2個補償電容Cc2和Cc3。加入補償電容Cc2和Cc3后，將會形成兩級運放中的主極點進(jìn)一步“內(nèi)推”，而次級點進(jìn)一步“外推”的效果[6]。因此第二級運放中的MN8和MN7就可以在相對比較小的跨導(dǎo)要求下即可實現(xiàn)比較大的單位增益帶寬，這樣可以大大減小MN8和MN7的電流，從而實現(xiàn)在不增加靜態(tài)電流的條件下達(dá)到增大帶寬的目的。圖3所示為該兩級運放仿真得到的頻率響應(yīng)曲線，可以看出單位增益帶寬大于2.4GHz，滿足125MS/s子級電路對OTA的帶寬要求。

2.2 比較器電路

本設(shè)計中比較器采用典型的動態(tài)鎖存比較器，其電路實現(xiàn)如圖4所示。該比較器由3級組成：輸入預(yù)放大電路(M0-M6)、NMOS與PMOS 遲滯鎖存器(M7-M10)和輸出S-R鎖存器 (M14-M21)。輸入預(yù)放大電路采用NMOS管輸入PMOS管有源負(fù)載的基本結(jié)構(gòu)，在對輸入信號進(jìn)行放大的同時對遲滯鎖存器的“回踢”噪聲進(jìn)行隔離。NMOS開關(guān)管M3和M4用于在比較器不工作時關(guān)斷預(yù)放大電路，一方面可以減小功耗，另外還可以進(jìn)一步減小“回踢”噪聲。遲滯鎖存器同時采用了NMOS與PMOS 遲滯鎖存器結(jié)構(gòu)用于提高鎖存速度，另外在兩個差分信號節(jié)點之間還采用了一個復(fù)位開關(guān)M13，以消除復(fù)位開關(guān)M11和M12的失調(diào)。同樣為減小功耗，M22將在比較器不工作時關(guān)斷遲滯鎖存器。輸出S-R鎖存器將對遲滯鎖存器的輸出進(jìn)行進(jìn)一步整形，同時對比較結(jié)果進(jìn)行鎖存保持。

圖4 動態(tài)比較器電路實現(xiàn)

3 前端電路在16位ADC中的應(yīng)用

本文所設(shè)計的模擬前端電路已成功運用于一款16位125 MS/s流水線ADC電路中。圖5所示為該16位125 MS/s流水線ADC的結(jié)構(gòu)框圖。為降低16位ADC的整體功耗，前端第一級子級電路采用本文所設(shè)計了4.5位無SHA模擬前端電路。該ADC一共采用了11級子級電路。圖6給出了ADC的FFT測試曲線，可以看出采用本文所設(shè)計模擬前端電路后，該16位ADC對于10.1 MHz信號進(jìn)行采樣得到的信噪比為77.5dBc、無雜散動態(tài)范圍為94.8 dBc，顯示出良好的動態(tài)性能。整個ADC的功耗為330 mW，其中本文所設(shè)計模擬前端電路的功耗為50 mW。另外，4.5位前端電路占用的芯片面積為1×0.7 mm2。

圖5 16位125 MS/s ADC結(jié)構(gòu)框圖

圖6 FFT測試曲線

4 結(jié) 語

本文提供了一種應(yīng)用于高速高精度開關(guān)電容流水線ADC的無SHA 4.5-bit模擬前端電路，并被用于一款低功耗16位125 MS/s流水線ADC中進(jìn)行驗證。測試結(jié)果顯示，該ADC達(dá)到的信噪比為77.5 dBc、無雜散動態(tài)范圍為94.8 dBc，表明本文所設(shè)計模擬前端電路滿足ADC的性能要求。