一種自適應(yīng)補(bǔ)償?shù)膶捿斎隠DO設(shè)計(jì)

嚴(yán)利民，殷曉文

(上海大學(xué) 微電子研究與開發(fā)中心，上海 200072)

在各類便攜式電子設(shè)備中，低壓差線性穩(wěn)壓器(Low Dropout Linear Regulator, LDO)的主要功能是為系統(tǒng)提供可靠穩(wěn)定的基準(zhǔn)電壓[1-2].其中寬輸入的LDO芯片，直接起到直流轉(zhuǎn)換器(Direct Current-Direct Current converter, DC-DC)的降壓作用，特別是在鋰電池系統(tǒng)中，電源電壓跨度大，寬輸入LDO能夠很好地匹配不同電池組的電壓域，而且減少了成本[3]，增加了芯片的市場(chǎng)應(yīng)用范圍.而且相較于DC-DC，LDO輸出精度高，紋波小，能夠更好地在輸出端抑制噪聲，并且不會(huì)產(chǎn)生電磁干擾(Electromagnetic Interference, EMI)問題[4]，可以用來驅(qū)動(dòng)敏感負(fù)載.此外，在實(shí)際應(yīng)用中，當(dāng)負(fù)載條件變化時(shí)，系統(tǒng)內(nèi)極點(diǎn)變化使得LDO的穩(wěn)定性補(bǔ)償變得困難，自適應(yīng)技術(shù)能在電路內(nèi)產(chǎn)生一個(gè)隨負(fù)載變化的零點(diǎn)[5]，以抵消在不同負(fù)載條件下極點(diǎn)變化帶來的影響，確保整個(gè)系統(tǒng)的穩(wěn)定性，使得芯片可以在全負(fù)載范圍下工作.本文基于CSMC 0.35μm HV40V標(biāo)準(zhǔn)CMOS工藝設(shè)計(jì)了一種自適應(yīng)補(bǔ)償?shù)膶捿斎隠DO，采用共源共柵運(yùn)算跨導(dǎo)放大器(Operational Transconductance Amplifier, OTA)作為誤差放大器(Error Amplifier，EA)和超級(jí)源隨器(Super Source-follower)技術(shù)，設(shè)計(jì)了一種輸入范圍4.5～24V，系統(tǒng)穩(wěn)定輸出為4V的LDO.電源從4V變化到24V時(shí)，線性調(diào)整率為2.375mV/V，在1μA到20mA負(fù)載范圍下，負(fù)載調(diào)整率最差為0.05V/A.可以看出，設(shè)計(jì)的LDO綜合性能良好.

1 LDO系統(tǒng)原理

自適應(yīng)補(bǔ)償?shù)膶捿斎隠DO主要包括： 高壓帶隙基準(zhǔn)(Bandgap Reference, BGR)，跨導(dǎo)放大器作誤差放大器，緩沖器(Buffer)，PMOS調(diào)整管作為系統(tǒng)的輸出級(jí)，輸出端為Vdda.圖1(看86頁)為LDO的電路結(jié)構(gòu).其中，在負(fù)反饋條件下，運(yùn)算跨導(dǎo)放大器根據(jù)不斷比較基準(zhǔn)電壓VREF和經(jīng)電阻網(wǎng)絡(luò)RF1和RF2反饋回來的電壓來實(shí)時(shí)調(diào)節(jié)調(diào)整管的柵級(jí)電壓從而穩(wěn)定輸出.

LDO的核心電路結(jié)構(gòu)如圖2(看86頁)所示，其中第一級(jí)為自偏置高壓帶隙基準(zhǔn)，因?yàn)槭侵懈邏簯?yīng)用情景，所以采用折疊共源共柵結(jié)構(gòu).高輸出阻抗帶來的屏蔽特性能夠減少電源輸入跳變對(duì)系統(tǒng)的干擾.

電路通過一個(gè)自偏置的啟動(dòng)電路擺脫簡(jiǎn)并點(diǎn)，當(dāng)電源輸入升高時(shí)，PM3和PM4導(dǎo)通，電流鏡像至高壓管PM5，短時(shí)間內(nèi)抬高支路電壓，當(dāng)PM8，PM9支路電流建立起來之后，PM1和PM2進(jìn)入線性區(qū)，RST電位接近電源電壓，將PM5支路關(guān)斷.最終VREF端輸出1.25V基準(zhǔn)電壓.

第二級(jí)為單端輸出的對(duì)稱型運(yùn)算跨導(dǎo)放大器，NMOS電流鏡作有源負(fù)載，差分輸入對(duì)，PM18和PM19支路的電流分別鏡像到NM7和NM12支路中，電流由輸入器件產(chǎn)生，被放大了鏡像比例α倍(α為NM8支路與NM9支路的電流比值，這里設(shè)置為4)，流進(jìn)輸出負(fù)載.可以將運(yùn)算跨導(dǎo)放大器等效為圖3的小信號(hào)電路，很容易得到它的低頻增益.

圖1 電路結(jié)構(gòu)Fig.1 The structure of circuit

圖2 整體電路圖Fig.2 Core circuit

圖3 OTA等效電路模型Fig.3 Equivalent circuit model of OTA

小信號(hào)輸入為Vi，輸出電壓為Vout，輸出電流為Io，偏置電流為Ibias，Gm為電路等效跨導(dǎo)，gm為MOS管跨導(dǎo)，下標(biāo)即為MOS編號(hào)，ω0為截止頻率，rds為溝道長度調(diào)制效應(yīng)電阻，CL為負(fù)載電容，RL為負(fù)載電阻并聯(lián).首先可以得到運(yùn)算跨導(dǎo)放大器的跨導(dǎo)表達(dá)式為：

(1)

由此可得到電路的傳輸函數(shù)Av(s)為：

(2)

在式(2)中，s為拉普拉斯變換.由于共源共柵結(jié)構(gòu)的存在，節(jié)點(diǎn)V1的阻抗乘上了(1+gm×rds)因子，因此運(yùn)放的輸出阻抗Ro,OTA為：

Ro,OTA=gm,NM11×[(1+gm,NM12rds,NM12)×rds,NM11+rds,NM12].

(3)

經(jīng)過后續(xù)仿真驗(yàn)證，雖然是單級(jí)的放大器，但經(jīng)過電流因子α和共源共柵本征增益放大后的輸出阻抗可以保證運(yùn)放增益可以達(dá)到60dB.此外，兩端輸入具有相同的直流電壓和負(fù)載阻抗也提高了匹配，提供了更好的失調(diào)和共模抑制比(Common-Mode Rejection Ratio, CMRR)特性[6].

2 穩(wěn)定性分析

Vo1是高阻抗節(jié)點(diǎn)，因?yàn)镻M27作為輸出級(jí)，本身寄生電容比較大，所以Vo1在此處產(chǎn)生一個(gè)低頻次主極點(diǎn)，如式(4)所示：

(4)

圖4 超級(jí)源隨器Fig.4 Super source-follower

但是這個(gè)極點(diǎn)的存在會(huì)降低系統(tǒng)的相位裕度，我們希望將這個(gè)次主極點(diǎn)向右平移到單位增益帶寬之外，所以在放大器的輸出端加上一個(gè)緩沖器，隔離運(yùn)放輸出端的高阻點(diǎn)和PMOS傳輸管柵端大的寄生電容[7]，降低Vo1點(diǎn)阻抗.從而提高誤差放大器的電流驅(qū)動(dòng)能力.

(5)

(6)

增加反饋環(huán)路后，輸出電流變化為式(7).最終得到輸出電阻為式(8)：

(7)

(8)

(9)

(10)

NM15工作在深線性區(qū)，所以NM15阻值大小為式(11),其中μn代表電子遷移率，Cox為單位面積柵氧化層電容.

(11)

(12)

將RNM15帶入零點(diǎn)Z后，得到自適應(yīng)補(bǔ)償之后的零點(diǎn)表達(dá)式和主級(jí)點(diǎn)表達(dá)式如式(13)、(14).

(13)

(14)

3 LDO整體仿真結(jié)果

整體電路的設(shè)計(jì)和前仿采用Cadence Spectre以及H-spice完成，版圖設(shè)計(jì)和后仿采用Cadence Virtuso工具完成.庫文件使用的是CSMC 0.35μm HV40V標(biāo)準(zhǔn)CMOS工藝.工藝角為tt.圖5是當(dāng)負(fù)載電流分別為1μA和20mA時(shí)，LDO的穩(wěn)定性仿真.

當(dāng)負(fù)載電流為1μA時(shí)，低頻增益約為103.0dB，相位裕度為80.81°，系統(tǒng)穩(wěn)定.圖中可以看出在單位增益帶寬內(nèi)只有一個(gè)輸出端的主級(jí)點(diǎn)，說明經(jīng)過緩沖器的作用，節(jié)點(diǎn)Vo1產(chǎn)生的極點(diǎn)被成功移出單位增益帶寬外.

當(dāng)負(fù)載電流增大為20mA時(shí)，可以看出主級(jí)點(diǎn)右移，直流增益下降為77dB，輸出級(jí)零點(diǎn)Z跟隨極點(diǎn)P1變化，向右半平面移動(dòng)，依然可以保證LDO系統(tǒng)穩(wěn)定，相位裕度為80.81°左右.仿真結(jié)果表明自適應(yīng)補(bǔ)償網(wǎng)絡(luò)具有良好的跟隨性.

圖5 負(fù)載電流從1μA變化至20mA的波特圖Fig.5 Bode plots of the load current varying from 1μA to 20mA

圖6是線性調(diào)整率仿真圖，仿真條件為當(dāng)負(fù)載電流為20mA時(shí)，電源輸入分別從0～35V，結(jié)溫分別為-40，25，40，70，125℃時(shí)不同工藝角下的調(diào)整管輸出電壓Vdda.可以看出在不同環(huán)境下，仿真曲線基本重合，在125℃，工藝角為ss的最差情況下，電源輸入接近4.3V時(shí)，輸出Vdda建立壓差(drop-out)為271mV.同樣在最差條件下，電源輸入從4.5V到24V，輸出Vdda只變化19mV，線性調(diào)整率滿足需要.圖7為極快速上電仿真結(jié)果.由于輸入電壓為0～24V，存在中高壓應(yīng)用情況，所以需要保證在快速上電情況下，電路輸出不發(fā)生較大的過沖.仿真時(shí)，設(shè)置電源輸入從0～24V，上升時(shí)間為10μs，在不同工藝角下模擬快速上電情況，Vdda在12.57μs內(nèi)即可穩(wěn)定下來.可以看出在有限的電源抑制比(Power Supply Rejection Ratio, PSRR)下，電源輸入VCC變化斜率過快時(shí)，Vdda會(huì)有過沖，最差情況下(工藝角為sf)最大值可以保持在4.7V以下，因此對(duì)內(nèi)部電路不會(huì)有安全性問題.

圖6 線性調(diào)整率Fig.6 Linear adjustment rate

圖7 快速上電情況Fig.7 Fast power on

圖8和圖9分別體現(xiàn)了此LDO的帶載能力及穩(wěn)定性，電源電壓取臨界值4.5V，電流負(fù)載從1μA變化到20mA，工藝角為sf的最差情況下，輸出Vdda變化1mV左右，得到負(fù)載調(diào)整率為0.05V/A.同樣在電源電壓下，電流負(fù)載從0mA跳變到20mA再跳變到0mA，圖9中可以看出負(fù)載由輕轉(zhuǎn)重時(shí)，輸出電壓下降71mV，穩(wěn)定時(shí)間為1.15μs；重載轉(zhuǎn)輕載時(shí)，輸出變化120mV，穩(wěn)定時(shí)間1.91μs.表明該LDO完全可以滿足對(duì)負(fù)載變化的響應(yīng)．

圖8 負(fù)載調(diào)整率Fig.8 Load regulation rate

圖9 瞬態(tài)響應(yīng)Fig.9 Transient response

圖10為版圖圖片，采用CSMC 0.35μm HV40V標(biāo)準(zhǔn)CMOS工藝，面積大小為550μm×300μm.版圖中對(duì)主要運(yùn)放的輸入對(duì)管以及帶隙基準(zhǔn)模塊中的電阻進(jìn)行了匹配．

本文設(shè)計(jì)的LDO與文獻(xiàn)[9-11]中LDO的性能參數(shù)進(jìn)行對(duì)比，對(duì)比結(jié)果表明本文設(shè)計(jì)的LDO有著更寬的輸入范圍，在負(fù)載范圍內(nèi)有著更好的線性調(diào)整率和負(fù)載調(diào)整率，在負(fù)載突變時(shí)穩(wěn)定時(shí)間更短，體現(xiàn)了良好的負(fù)載特性．

表1 本文LDO與其他文獻(xiàn)的性能參數(shù)比較

4 結(jié) 論

采用基于CSMC 0.35μm HV40V標(biāo)準(zhǔn)CMOS工藝設(shè)計(jì)了一種能夠自適應(yīng)補(bǔ)償?shù)膶捿斎隠DO，文中給出了超級(jí)源隨器和自適應(yīng)補(bǔ)償網(wǎng)絡(luò)的電路結(jié)構(gòu)，并進(jìn)行了詳細(xì)的電路推導(dǎo).經(jīng)過仿真驗(yàn)證，該LDO在1μA到20mA的全負(fù)載范圍下，LDO的相位裕度都在80°以上，體現(xiàn)了自適應(yīng)網(wǎng)絡(luò)具有良好的極點(diǎn)跟隨性.在電源輸入范圍4.5～24V，負(fù)載電流為20mA時(shí)，輸出穩(wěn)定在4V，并且在快速上電模式下，輸出過沖不超過5V，不會(huì)出現(xiàn)安全性問題.負(fù)載調(diào)整率和線性調(diào)整率均滿足要求.綜上是一款良好的寬范圍LDO，能夠應(yīng)用于多種電壓域場(chǎng)景.

參考文獻(xiàn)：

[1] MIHHAILOV J, STRIK V, STRIK S, et al. Low noise LDO architecture with consideration for low voltage operation [C]∥Electronic Conference(BEC), 2014 14thBiennial Baltic. Tallinn, Estonia： IEEE Press, 2014： 41-44.

[2] GUPTA H, MISHRA G K, RIZVI N Z, et al. Design of high PSRR folded cascode operational amplifier for LDO applications [C]∥International Conference on Electrical, Electronics, and Optimization Techniques(ICEEOT). Chennai, India： IEEE Press, 2016： 4617-4621.

[3] MARTINEZ-GARCIA H. Cascoded OTA based low dropout(LDO) voltage regulator [C]∥Emerging Technology and Factory Automation(ETFA). Barcelona, Spain： IEEE Press, 2014： 1-5.

[4] WANG Z, ZHOU C, LIU T, et al. Nonlinear behavior immunity modeling of an LDO voltage regulator under conductedEMI [J].IEEETransactionsonElectromagneticCompatibility. 2016,58(4)： 1016-1024.

[5] HAN X, BURGER T, HUANG Q. An output-capacitor-free adaptively biased LDO regulator with robust frequency compensation in 0.13 μm CMOS for SoC application [C]∥2016 IEEE International Symposium on Circuits and Systems(ISCAS). Montreal, QC, Canada： IEEE Press, 2016： 2699-2702.

[6] SANSEN W M C. Analog design essentials [M]. 1st ed. US： Springer Science & Business Media, 2007： 147-148.

[7] SUBBIAH I, ELNEEL N A, VARGA G, et al. Low power on-chip load tracking-zero compensation method for low dropout regulator [C]∥New Circuits and Systems Conference(NEWCAS), 2015 IEEE 13thInternational. Grenoble, France： IEEE Press, 2015： 1-4.

[8] HOLDER M E. Thevenin’s theorem and a black box [J].IEEETransactionsonEducation, 2009,52(4)： 573-575.

[9] GUPTA H, MISHRA G K, RIZVI N Z, et al. Design of high PSRR folded cascode operational amplifier for LDO applications [C]∥Electrical, Electronics, and Optimization Techniques(ICEEOT), International Conference on. Chennai, India: IEEE Press, 2016： 4617-4621.

[10] KIM Y, LEE S. A capacitorless LDO regulator with fast feedback technique and low-quiescent current error amplifier [J].IEEETransactionsonCircuitsandSystemsⅡ：ExpressBriefs, 2013,60(6)： 326-330.

[11] WANG J H, TSAI C H, LAI S W. A low-dropout regulator with tail current control for DPWM clock correction [J].IEEETransactionsonCircuitsandSystemsⅡ：ExpressBriefs, 2012,59(1)： 45-49.