EDA技術(shù)在獨(dú)立學(xué)院數(shù)字電子技術(shù)實(shí)驗(yàn)教學(xué)中的應(yīng)用

伍艷瓊+潘宇

摘 要： 將EDA技術(shù)應(yīng)用于數(shù)字電子技術(shù)實(shí)驗(yàn)教學(xué)，提高了實(shí)驗(yàn)過程的可操作性，通過編程使學(xué)生對(duì)邏輯關(guān)系有更深入的理解，有利于獨(dú)立學(xué)院對(duì)應(yīng)用型人才的培養(yǎng)。本文介紹了EDA技術(shù)的設(shè)計(jì)流程，并通過用于驅(qū)動(dòng)共陰極七段數(shù)碼管的顯示譯碼器作為設(shè)計(jì)實(shí)例，闡述了EDA技術(shù)在數(shù)字電子技術(shù)實(shí)驗(yàn)教學(xué)的應(yīng)用。

關(guān)鍵詞： EDA技術(shù)；Quartus II；數(shù)字電子技術(shù)；顯示譯碼器

數(shù)字電子技術(shù)是通信工程、電子信息工程、自動(dòng)化等專業(yè)的專業(yè)基礎(chǔ)課，具有邏輯性強(qiáng)、內(nèi)容抽象、理論與實(shí)踐緊密結(jié)合等特點(diǎn)。傳統(tǒng)的數(shù)字電子技術(shù)的實(shí)驗(yàn)教學(xué)，主要以實(shí)驗(yàn)箱為平臺(tái)，通過選擇芯片類型，完成簡(jiǎn)單的電路接線來驗(yàn)證、分析數(shù)字電路的功能[1]。這種實(shí)驗(yàn)方法盡管直觀，但不利于學(xué)生理解電路的設(shè)計(jì)思路和方法，更由于實(shí)驗(yàn)室芯片類型有限，從而在一定程度上影響了學(xué)生的實(shí)踐和創(chuàng)新能力的培養(yǎng)。而獨(dú)立學(xué)院定位為培養(yǎng)高層次應(yīng)用型人才，工科專業(yè)應(yīng)用型人才培養(yǎng)應(yīng)注重培養(yǎng)過程的開放性與實(shí)踐性，注重培養(yǎng)學(xué)生實(shí)踐和創(chuàng)新能力[2]。

而電子設(shè)計(jì)自動(dòng)化技術(shù)（Electronic Design Automation，EDA） 以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上（Quartus II、MAX +PLUS II、Proteus、Multisim 8等），通過邏輯電路圖或硬件描述語言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真， 直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作[3-5]。若采用邏輯電路圖作為設(shè)計(jì)輸入，則很好地解決了傳統(tǒng)的實(shí)驗(yàn)教學(xué)中芯片類型受限的問題；如采用硬件描述語言作為設(shè)計(jì)輸入，則更有利于學(xué)生理解邏輯關(guān)系。因此，EDA技術(shù)在數(shù)字電子技術(shù)實(shí)驗(yàn)中應(yīng)用，更能滿足獨(dú)立學(xué)院對(duì)應(yīng)用型人才培養(yǎng)的需要。

1 EDA設(shè)計(jì)流程

EDA技術(shù)作為現(xiàn)代電子設(shè)計(jì)技術(shù)的核心，被各類庫所支持，能夠完成各種自動(dòng)設(shè)計(jì)過程，大大降低設(shè)計(jì)成本、縮短設(shè)計(jì)周期。EDA設(shè)計(jì)流程是自頂向下的設(shè)計(jì)方法，圖1是基于EDA軟件的FPGA/CPLD開發(fā)流程框圖[6]。

1.1設(shè)計(jì)輸入

將設(shè)計(jì)項(xiàng)目的功能要求以一定的方式輸入計(jì)算機(jī)，通常以圖形輸入、HDL文本輸入作為輸入方法。

1.2綜合

綜合將電路的高級(jí)語言轉(zhuǎn)換成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序，把軟件設(shè)計(jì)的HDL描述與硬件結(jié)構(gòu)掛鉤，是軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。

1.3適配

將網(wǎng)表文件配置給指定的目標(biāo)器件，產(chǎn)生下載文件，如JEDEC或SOF等格式的文件。

1.4仿真

在編程下載前必須對(duì)適配生成的結(jié)果進(jìn)行模擬測(cè)試 ，以驗(yàn)證設(shè)計(jì)、排除錯(cuò)誤。通常有兩種不同級(jí)別的仿真測(cè)試：時(shí)序仿真和功能仿真。

1）時(shí)序仿真，仿真文件包含了器件硬件特性參數(shù)，如精確的硬件延遲信息，接近真實(shí)器件運(yùn)行特性，仿真精度高。

2）功能仿真，直接測(cè)試HDL、原理圖或其他描述形式的邏輯功能，驗(yàn)證是否滿足設(shè)計(jì)要求，而不涉及任何具體器件的硬件特性。

1.5編程下載及硬件測(cè)試

將適配后生成的下載或配置文件通過編程器或編程電纜向FPGA或CPLD下載，并進(jìn)行硬件調(diào)試和驗(yàn)證，以排除錯(cuò)誤、改進(jìn)設(shè)計(jì)。

2 EDA技術(shù)在數(shù)字電子技術(shù)實(shí)驗(yàn)教學(xué)中的應(yīng)用實(shí)例

以基于Altera公司的Cyclone II系列的EP2C5Q208C8實(shí)驗(yàn)板和Quartus II 8.1 設(shè)計(jì)一個(gè)用于驅(qū)動(dòng)共陰極七段數(shù)碼管的顯示譯碼器為例，來討論EDA技術(shù)在數(shù)字電子技術(shù)實(shí)驗(yàn)中的具體應(yīng)用。

2.1 七段數(shù)碼管

用七個(gè)發(fā)光二極管按圖2結(jié)構(gòu)排列即構(gòu)成七段數(shù)碼管，當(dāng)二極管的陽極和陰極間壓降大于二極管導(dǎo)通電壓時(shí)，二極管導(dǎo)通發(fā)光；反之截止。圖3為共陰極接法，能驅(qū)動(dòng)顯示段發(fā)光的電平為高電平1。例如，當(dāng)顯示譯碼器輸入為“1011”時(shí)，可設(shè)計(jì)將其顯示為“b”，對(duì)應(yīng)的顯示譯碼器輸出便為“0011111”，由此可列出顯示譯碼器的真值表。

2.2 用VHDL實(shí)現(xiàn)顯示譯碼器的設(shè)計(jì)

根據(jù)真值表，共陰極顯示譯碼器VHDL代碼如下：

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；

ENTITY Dec7s IS

PORT（A3，A2，A1，A0： IN BIT；

Ya，Yb，Yc，Yd，Ye，Yf，Yg： buffer BIT）；

END；

ARCHITECTURE one OF Dec7s IS

BEGIN

PROCESS（A3，A2，A1，A0）

VARIABLE A ： BIT_VECTOR（3 DOWNTO 0）；

VARIABLE Y ： BIT_VECTOR（6 DOWNTO 0）；

BEGIN

A ：= （A3&A2&A1&A0）；

Y ：= （Ya&Yb&Yc&Yd&Ye&Yf&Yg）；

CASE A IS

WHEN "0000"=> Y：="1111110"；

WHEN "0001"=> Y：="0110000"；

WHEN "0010"=> Y：="1101101"；

WHEN "0011"=> Y：="1111001"；

WHEN "0100"=> Y：="0110011"；

WHEN "0101"=> Y：="1011011"；

WHEN "0110"=> Y：="1011111"；

WHEN "0111"=> Y：="1110000"；

WHEN "1000"=> Y：="1111111"；

WHEN "1001"=> Y：="1111011"；

WHEN "1010"=> Y：="1110111"；

WHEN "1011"=> Y：="0011111"；

WHEN "1100"=> Y：="1001110"；

WHEN "1101"=> Y：="0111101"；

WHEN "1110"=> Y：="1001111"；

WHEN "1111"=> Y：="1000111"；

WHEN OTHERS=>NULL；

END CASE； Ya<=Y（6）；Yb<=Y（5）；Yc<=Y（4）；Yd<=Y（3）；Ye<=Y（2）；Yf<=Y（1）；Yg<=Y（0）；

END PROCESS；

END one；

2.3顯示譯碼器的時(shí)序仿真

由圖4驗(yàn)證仿真時(shí)間為19.2us處時(shí)，輸入A3A2A1A0=“1001”時(shí)，YaYg為“1111011”，即顯示‘9；并可依次驗(yàn)證其他數(shù)值顯示均正確。

2.4顯示譯碼器的硬件測(cè)試

本測(cè)試在Cyclone II系列的EP2C5Q208C8芯片上完成，將引腳鎖定至芯片并進(jìn)行編程下載后，將顯示譯碼器輸入A3A2A1A0分別連接撥碼開關(guān)K4K3K2K1，輸出YaYg分別連接ag，便可通過設(shè)定K4K3K2K1的取值，依次驗(yàn)證譯碼的正確性。

3結(jié)束語

將EDA技術(shù)應(yīng)用至獨(dú)立學(xué)院《數(shù)字電子技術(shù)》實(shí)驗(yàn)中，不僅解決了傳統(tǒng)實(shí)

驗(yàn)教學(xué)芯片類型受限的問題，通過利用VHDL或Verilog HDL等硬件描述語言設(shè)計(jì)器件，還鍛煉了學(xué)生的邏輯思維和硬件描述語言表達(dá)能力，能更深入理解器件的工作原理，最后編程下載到FPGA中進(jìn)行硬件測(cè)試，進(jìn)一步加深學(xué)生對(duì)實(shí)驗(yàn)的理解，從而大大提高教學(xué)效果和效率，也更能體現(xiàn)獨(dú)立學(xué)院注重培養(yǎng)學(xué)生的實(shí)踐和創(chuàng)新能力。

參考文獻(xiàn)

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