超深亞微米數字集成電路版圖驗證技術

呂江萍，陳超，胡巧云

（中國兵器工業(yè)第214研究所，江蘇蘇州215163）

超深亞微米數字集成電路版圖驗證技術

呂江萍，陳超，胡巧云

（中國兵器工業(yè)第214研究所，江蘇蘇州215163）

在超深亞微米工藝中，數字集成電路版圖設計由以前簡單的物理驗證進入到復雜的版圖驗證階段。版圖驗證包含時序驗證、形式驗證和物理驗證。時序驗證進行電壓降分析和時序分析，確保時序收斂；形式驗證進行兩個網表的邏輯等效檢查；物理驗證進行可制造性、可靠性和設計規(guī)則檢查，確保版圖符合可制造性工藝規(guī)則和電路規(guī)則。三種驗證技術共同指導并約束著數字集成電路的物理實現，靈活配置相關版圖驗證技術可進一步加快版圖驗證的進度。

超深亞微米；版圖驗證；時序驗證；形式驗證

1 引言

隨著半導體工業(yè)進入到超深亞微米時代，工藝越來越復雜，數字集成電路設計規(guī)模越來越大，導致在版圖設計過程中未知的、不可控的因素逐漸增多，遇到了大量的時序、信號完整性、可制造性和可靠性等方面的問題，必須要做大量的版圖驗證工作來確保版圖綜合設計的正確性[1]。版圖驗證工作已經占據整個設計周期的大量時間，驗證工作逐漸成為制約產品快速上市的瓶頸。因此，在超深亞微米工藝中，版圖設計由以前的重版圖綜合設計階段進入到重版圖驗證階段，由簡單的物理驗證進入到復雜的物理驗證階段，研究版圖驗證技術顯得十分重要[2]。

2 版圖設計流程

數字集成電路版圖設計包括版圖綜合和版圖驗證，圖1為數字集成電路版圖設計的典型流程，版圖綜合設計利用EDA軟件如Synopsys的ICC（IC compile）綜合軟件進行，先讀入前端提供的門級網表和時序約束文件，之后進行布局、時鐘樹、布線等設計就可以完成版圖綜合設計。版圖驗證包含時序驗證、形式驗證和物理驗證，通過對版圖進行時序驗證、形式驗證來確保版圖綜合設計的正確性，如果不滿足要求就需要重新進行版圖綜合設計再來進行驗證，往往需要多次反復，直至滿足約束條件為止，之后在Cadence的Virtuoso版圖編輯軟件上對全芯片版圖（包含IO）采用Calibre軟件進行物理驗證，如可制造性、可靠性、DRC、LVS等檢查，確保版圖符合可制造、可靠性和電路等規(guī)則。芯片在全部通過版圖驗證后才能輸出GDS數據進行制版流片[3]。在超深亞微米工藝中，版圖驗證時間和復雜度大幅度增加，逐漸成為制約產品快速上市的瓶頸之一。

圖1 典型數字集成電路版圖設計流程

3 時序驗證

時鐘信號是數字集成電路中數據傳輸的基準，它對于同步數字系統的功能、性能和穩(wěn)定性起決定性作用，因此，在版圖綜合設計過程中，時序驗證是最重要的工作，貫穿到布局、時鐘樹綜合、布線等過程；時序驗證分析可能影響時序不收斂的因素如電壓降、時鐘樹等，確保時序收斂。

3.1 電壓降分析

電壓降（IR Drop）分析可以用來衡量電源供電設計的好壞。由于芯片內部供電網絡中寄生參數（電阻、電容、電感）的存在，導致電源從Power PAD接口到達芯片內部各點的電勢不同，其差值稱為電壓降。過大的電壓降會引起時鐘的偏差增大和時序違例。一般5%的電壓降會增大10%~15%的線延遲，延遲值的增加會造成時序違例，引起setup和hold違例，導致芯片主頻的降低，甚至產生功能失效。

當對電源布局和布線設計完成之后，就必須對電壓降進行分析。使設計的電源布局符合電源預算規(guī)劃，更重要的是要保證不會對時序產生違例影響。

圖2 電壓降分析設置及芯片電壓降分析示意圖

采用IC Compiler設計軟件中的analyze rail選項可以很方便地進行電壓降分析，如圖2中左邊是電壓降分析的設置界面，選擇Voltage drop analysis選項，設置電源節(jié)點等參數，電壓降分析的結果如右邊所示，它可以通過一定的顏色層次形象地表達，越往芯片中心的IR drop越大，最大的結果必須小于設計要求值。如不滿足要求，可通過增加供電電源數目、增大供電網絡寬度、增加供電網絡密度等措施進行改善。

3.2 時序分析

時序分析（Timing Analysis）貫穿于設計過程的各個階段：從RTL邏輯綜合到版圖布局、時鐘樹綜合、布線等，每一次分析的目的都是為了檢查當前的設計結果是否滿足設計的約束條件，包括靜態(tài)時序分析STA（Static Timing Analysis）和動態(tài)時序分析DTA（Dynamic Timing Analysis）。

靜態(tài)時序分析(STA)根據設計規(guī)范的要求通過檢查所有可能路徑的時序，不需要通過仿真或測試向量就可以有效覆蓋門級網表中的每一條路徑，在同步電路設計中快速找出時序上的異常。靜態(tài)時序分析可識別的時序故障包括：建立/保持和恢復/移除檢查(包括反向建立/保持)、最小和最大跳變、時鐘脈沖寬度和時鐘畸變、門級時鐘的瞬時脈沖檢測、總線競爭與總線懸浮錯誤、不受約束的邏輯通道，還能計算經過導通晶體管、傳輸門和雙向鎖存的延遲，并能自動對關鍵路徑、約束性沖突、異步時鐘域和某些瓶頸邏輯進行識別與分類。

動態(tài)時序分析主要指的是門級（或對版圖參數提取結果）仿真。這種方法主要應用在異步邏輯、多周期路徑、錯誤路徑的驗證中。隨著設計向130 nm以下的工藝發(fā)展，只用靜態(tài)分析工具將無法精確驗證串擾等動態(tài)效應。通過動態(tài)時序分析與靜態(tài)時序分析相結合可以驗證時序邏輯的建立－保持時間，并利用動態(tài)技術來解決串擾效應、動態(tài)模擬時鐘網絡。

4 形式驗證

在版圖綜合設計完成滿足時序約束條件后，進行形式驗證。從RTL網表到門級網表，不僅在邏輯綜合階段，設計優(yōu)化過程會對網表做出更新，在物理設計階段門級網表也是處于不斷優(yōu)化的過程當中，在掃描鏈插入、時鐘樹綜合、優(yōu)化、人工網表編輯等之后，在流程的每一階段都能在門級維持完整的功能等效，因此，形式驗證變得相當重要。

4.1 形式驗證

形式驗證(Formality Verification)是一種等效性檢測工具，用來判斷一個設計的兩個版本在功能上是否等效。主要包括兩部分：一是等價性檢查（equivalence checking），二是模型檢查（model checking）。等價性檢查主要是檢查兩個門級網表（gate-level netlist）之間是否一致，保證網表處理后不會改變電路的功能，保證網表能正確地實現RTL代碼所描述的功能。這種方法主要是用來尋找實現（implementation）中的缺陷，而不是設計中的缺陷。模型檢查主要是檢查RTL代碼是否滿足規(guī)范中規(guī)定的一些特性（properties）。在規(guī)定這些特性時一般使用特性規(guī)范語言（Properties Specification Languages），有的也使用基于斷言的驗證語言。由于這種方法可以在不需要仿真的前提下檢查設計中所有可能出現的情況是否滿足規(guī)定的特性，所以使用這種方法不會遺漏任何的邊界情況（corner-case）。

4.2 ECO驗證

由于物理設計周期很長，當發(fā)現設計問題，如果RTL網表和門級網表改變較小，在設計的后期階段，可以通過工程改變命令（ECO，engineering change order）的方法對布局和布線做局部更新，采用遞增式的ECO，添加新的邏輯門，改變相應的連線，還可以手動修改錯誤的邏輯信號之間的連線，以達到快速通過驗證的目的。

5 物理驗證

物理驗證除了傳統的設計規(guī)則檢查外，對于超深亞微米工藝，由于芯片特征尺寸不到光源波長的四分之一，造成圖形在轉移、光刻中由于光學鄰近效應的影響出現比較大的偏差，需要進行可制造性設計來提高芯片良率。同時隨著芯片功能的不斷增多，芯片采用更低的電壓、功耗，對時鐘頻率和電源、信號完整性等有更多的要求，需要采用可靠性設計來提高芯片的可靠性。因此物理驗證包含的內容很多，對可制造性、可靠性檢查也越來越重視，一般采用Calibre軟件進行可制造性、可靠性和設計規(guī)則檢查，確保版圖符合可制造、可靠性和電路等規(guī)則。

5.1 可制造性檢查

可制造性檢查（design for manufacturing，DFM）包含版圖適印性驗證、天線效應檢查、金屬密度檢查等。在超深亞微米工藝中，圖形生成幾乎是在分辨率極限下進行的，而晶體管數量則以指數增長。當光刻圖形生成被推向極限時，僅一個單一的缺陷就可能導致一片含有數百萬個晶體管的芯片失效，為保證圖形從版圖到工藝加工的有效轉移，提高版圖適印性，控制參數偏差以實現芯片制造的可重復性、高成品率以及高成本效益，因此可制造性檢查十分重要。

5.1.1 版圖適印性驗證

版圖適印性驗證（layout printability verification，LPV）用于對光學鄰近效應修正的版圖進行全芯片工藝仿真，旨在解決版圖的適印性問題。進入超深亞微米工藝以后，集成電路的特征尺寸接近曝光系統的理論分辨率極限，光刻后硅圓片表面成像產生明顯的畸變，導致光刻圖形質量的嚴重下降，導致設計線寬與最終轉印的線寬之間出現偏差。因此，版圖適印性驗證采用分辨率增強技術，考慮圖形鄰近效應會造成的失真，對版圖設計圖形進行修改，達到提高圖形轉移質量的目的，滿足可制造性設計規(guī)則，減小器件和互連線的參數偏差。

5.1.2 天線效應檢查

天線效應(antenna effect)由版圖結構引起，在CMOS制造的中間步驟引起成品率和可靠性的問題。在深亞微米工藝制作中，當金屬互聯線上的靜態(tài)電荷過量積累和放電，使得有電流通過CMOS的柵極時，相對于柵極的面積，如果與柵極直接相連的或者通過下一層連接到柵極的電容面積比率很大時，放電可以影響到柵氧化層的性能，有可能損壞、嚴重時使芯片失效，這種現象稱為“天線效應”。在版圖綜合設計布線過程中，調用天線規(guī)則進行布線，一般采用改變布線順序、插入天線二極管和插入跳線等方法，使版圖布線滿足天線要求，綜合設計完成后，進行天線效應檢查，再次確認版圖布線符合天線規(guī)則要求。

5.2 可靠性檢查

特征尺寸的縮小以及制造過程中的偏差引起了越來越多的可靠性問題，如電路功耗、電流密度、ESD等，通過可靠性檢查排除不良設計對電路的影響，確保設計滿足可靠性準則要求。

5.2.1 功耗分析

電路功耗決定了芯片的工作溫度和電路的可靠性，因此功耗分析就成了不可缺少的重要步驟，版圖設計時主要進行動態(tài)功耗分析，分析結果體現了芯片的能耗大小、芯片內部電壓降和電流的分布，也反映了芯片工作穩(wěn)定的程度，因此我們需要將芯片的功耗、壓降、電遷移等參數控制在合適的范圍內。電源網絡設計為芯片的供電提供可靠的保障，而功耗分析對其規(guī)劃方案的最終結果進行檢查及分析。功耗分析的結果不僅要符合電源預算規(guī)劃，而且要保證不會對時序產生違例影響。

采用IC Compiler設計軟件中的Analyze Power Network選項進行功耗分析，如圖3中，左邊是功耗分析的設置界面，可設置需要分析的電源節(jié)點、電源電壓、功耗大小等，功耗分析的結果如右邊所示，可以通過不同的顏色層次而形象地表達功耗大小，如不滿足要求，可通過分散布局功耗較大的物理單元、降低物理單元傳輸時間、采用漏電小的標準單元等措施進行改善。

圖3 功耗分析設置及芯片功耗分析示意圖

5.2.2 電遷移分析

電遷移是由于過大的電流使金屬線斷裂引起電路失效的現象，對于作為互連線的金屬層來說，所能允許流過的最大電流是有一定限度的。在納米工藝下，隨著線條越來越細，更容易受到電遷移的影響，電遷移分析的目的是使芯片不因過大的電流使金屬連線斷裂，導致芯片失效。采用IC Compiler設計軟件中的analyze rail選項進行電遷移分析，圖2中可進行電遷移分析的設置，選擇Electromigration analysis選項，設置電源節(jié)點等參數，分析結果如不滿足要求，可通過增加電源金屬線寬、增加電源條線、采用承受電流密度更大的厚層金屬進行電源網絡設計等措施改善。

5.3 設計規(guī)則檢查

設計規(guī)則檢查包括幾何設計規(guī)則檢查（DRC，design rule check）與電路版圖一致性規(guī)則檢查（LVS， layout versus schematic），是基礎的檢查，通過規(guī)則檢查是版圖設計的最低要求，是版圖流片成功的重要保障。

5.3.1 幾何設計規(guī)則檢查

幾何設計規(guī)則檢查的主要目的是檢查版圖中各掩模相關層上圖形的各種尺寸，保證無一違反設計規(guī)則。晶圓代工廠對各自不同工藝參數制定出滿足芯片制造良率的同一工藝層及不同工藝層之間幾何尺寸的最小值，這些最小值規(guī)劃的集合就是版圖設計規(guī)則。在超大規(guī)模數字IC中，在版圖編輯的過程中很難避免設計錯誤，因此首先檢查芯片頂層的圖層尺寸，不檢查標準單元，減小檢查版圖數據，加快檢查速度，當完成頂層檢查后，再進行最終包含標準單元的檢查，根據軟件提示進行修改，直至版圖滿足所有設計規(guī)則為止，提高了芯片的驗證速度。

5.3.2 電路版圖一致性規(guī)則檢查

電路版圖一致性規(guī)則檢查是把從版圖所提取的電路網表與原設計的電路網表進行比對，檢查兩者在結構上是否一致，檢查內容主要包含連接關系和器件類型尺寸是否一致。檢查過程利用EDA工具，首先根據LVS提取規(guī)則，從版圖中抽取出版圖所確定的網表文件，然后將抽取出的網表文件與電路網表文件進行比較，如果兩個網表的電路連接關系和器件完全一致則通過LVS檢查。反之，說明版圖存在與電路不一致的地方，需要進行檢查并加以處理或修改更正。對于超大規(guī)模數字IC芯片設計時，采用分層次的檢查方法，即在底層完成標準單元和模塊的LVS檢查，最后回到設計的頂層，對頂層設計進行檢查，縮短了芯片的LVS檢查時間。

6 結論

在基于0.13 μm的某低功耗SoC芯片設計中，電路工作電壓1.2 V，頻率250 MHz，電路功耗要求小于30 mW,電壓降要求小于60 mV。針對電路低壓低功耗高頻的特點，在時序驗證時重點對電壓降進行分析，通過增加供電電源數目、增大供電網絡寬度、增加供電網絡密度等措施降低電壓降，同時對高頻時鐘進行完整性檢查，降低串擾，并在布線時考慮可制造性設計規(guī)則，采用遞增式的ECO，添加新的邏輯門和改變相應的連線，進行快速驗證；在功耗分析時通過分散布局功耗較大的物理單元、降低物理單元傳輸時間、采用漏電小的標準單元等措施進行改善；在LVS驗證時采用分層次的檢查方法，即在底層完成標準單元和模塊的LVS檢查，最后回到設計的頂層，對頂層設計進行檢查，縮短了芯片的LVS檢查時間，從而大大縮短了版圖驗證時間，提高了設計效率。最終芯片版圖見圖4，面積2.5 mm×2.2 mm，通過了后仿真，仿真結果滿足了設計要求。

圖4 某SoC芯片版圖

總之，超深亞微米工藝后，版圖設計由以前的重版圖綜合設計階段進入到重版圖驗證階段，由簡單的物理驗證進入到復雜的物理驗證階段。時序驗證、形式驗證和物理驗證看似三類不同性質的工作，但它們緊密相關，互為依賴，共同約束著數字集成電路的物理實現。一般基于超深亞微米數字集成電路版圖設計都應該進行上述三種驗證工作，但有些可根據設計的難易程度以及設計經驗進行簡單的時序驗證、物理驗證，或者省略其中的某些驗證，如在0.18 μm及以上工藝，噪聲問題不明顯，且當芯片的主頻不高時，可以不進行信號完整性時序檢查；在0.13 μm及以上工藝條件下，不用多模式多端角做時序檢查；而當設計不關心功耗、并對自己的電源網絡設計有著十足的信心時，也可以不進行功耗分析。可以說版圖驗證工作越來越復雜，越來越具有挑戰(zhàn)性，如何靈活配置相關版圖驗證技術、加快版圖驗證的進度同樣值得我們去研究。

[1]王仁平，何明華，魏榕山.基于MCU的SoC芯片版圖與驗證[J].福州大學學報（自然科學版），2011，8.

[2]陳春章，艾霞，王國雄.數字集成電路物理設計[M].北京：科學出版社，2008.

[3]Sandip Kundu，Aswin Sreedhar.納米級CMOS超大規(guī)模集成電路可制造性設計[M].王昱陽，謝文遨，譯.北京：科學出版社，2014.

Layout Verification Technologies for SDSM Digital ICs

LV Jiangping,CHEN Chao,HU Qiaoyun
（East China Institute of Photoelectric Integrated Device,Suzhou 215163,China）

The layout design technology in SDSM digital ICs has evolved from simple physical verification to complicated layout verification.Layout verification consists of timing verification,formal verification and physical verification.The timing verification performs IR Drop analysis and timing analysis and ensures clock convergence.The formality verification performsequivalence checking oftwo net-lists.The physicalverification performs DFM,reliability and design rule check and ensuresthatthe layoutcomplieswith DFMrule and electric circuitrule.The verification technologiesjointly guide and controlthe physicalrealization ofdigitalICs.Flexibly selection and collocation oflayoutverification technologiesimprovelayoutverification efficiency.

SDSM(super deep sub-mircon);layoutverification;timing analysis;formality verification

TN402

A

1681-1070（2017）08-0016-05

呂江萍（1971—），男，安徽桐城人，高級工程師，從事半導體集成電路設計工作。

2017-4-27