基于DDS的Ka頻段小步進捷變頻頻率綜合器設(shè)計

馮占群，李洪濤，宋 旸

(1.中華通信系統(tǒng)有限責(zé)任公司 河北分公司，河北 石家莊 050081；2.中國電子科技集團公司第五十四研究所，河北 石家莊 050081；3.北京無線電計量測試研究所，北京 100000)

基于DDS的Ka頻段小步進捷變頻頻率綜合器設(shè)計

馮占群1，李洪濤2，宋 旸3

(1.中華通信系統(tǒng)有限責(zé)任公司 河北分公司，河北 石家莊 050081；2.中國電子科技集團公司第五十四研究所，河北 石家莊 050081；3.北京無線電計量測試研究所，北京 100000)

在通信、雷達和電子對抗系統(tǒng)中，頻率綜合器的頻率步進、換頻時間對系統(tǒng)的指標有重要影響?；趯DS和鎖相合成方式的理論分析和比較，結(jié)合DDS與鎖相合成方式的優(yōu)點，通過使用AD公司的最新DDS產(chǎn)品AD9914和優(yōu)化設(shè)計，提出一種Ka頻段寬帶小步進捷變頻頻率合成器的實現(xiàn)方案，對合成器的相位噪聲、雜散抑制和換頻時間指標進行了理論分析。結(jié)果表明，該頻率綜合器在24～32 GHz輸出頻率下，最小頻率步進可以達到300 Hz，換頻時間優(yōu)于10 μs。

頻率合成；小步進；捷變頻；直接數(shù)字頻率合成；鎖相環(huán)

0 引言

隨著電子技術(shù)的發(fā)展，對作為現(xiàn)代電子設(shè)備和電子系統(tǒng)的基礎(chǔ)，被譽為電子系統(tǒng)“心臟”的頻率源性能提出了更高的要求[1]。捷變頻、小步進、高頻率和低相噪等指標越來越受到工程的青睞。但是上述各個指標會互相制約[2]，如何選擇合適的頻率合成方案使其整體性能達到最優(yōu)成為了工程設(shè)計的難題。針對此難題，提出了采用DDS和PLL相結(jié)合的技術(shù)，利用二者優(yōu)勢互補，在Ka頻段實現(xiàn)低相噪、高雜散抑制的同時，將換頻時間由以往常規(guī)的200 μs左右提高到10 μs以內(nèi)，并且最小頻率步進可達300 Hz。

1 頻率合成原理分析

頻率綜合器在技術(shù)實現(xiàn)上通常采用鎖相環(huán)、DDS或二者相結(jié)合的方案[3]。DDS具有極短的換頻時間和極高的頻率分辨率，但其雜散抑制較差；PLL可實現(xiàn)較高的頻率和較寬的頻率范圍，環(huán)路濾波器使其具有優(yōu)良的雜散抑制，但其換頻時間和頻率步進二者相互制約[2]。DDS+PLL相組合的方案可將二者優(yōu)勢互補，可實現(xiàn)綜合器的小步進和捷變頻要求。

通常DDS+PLL的頻率合成器主要有3種組合方案[4]：① DDS與PLL直接混頻方案。該方案將DDS與PLL的輸出頻率直接混頻濾波后輸出，設(shè)計原理簡單、指標較好，但是對混頻后的濾波器要求較高[5]，綜合器體積較大、成本非常高，實現(xiàn)起來較為困難。② DDS作為分頻器的PLL方案。此方案將DDS當(dāng)作一個小數(shù)分頻器使用在PLL的反饋環(huán)路中，由于DDS具有很高的頻率分辨率，因此可以產(chǎn)生低相噪、小步進信號[6]，其缺點在于DDS的輸出頻率中雜散分量不容易濾除，影響最終輸出指標。③ DDS激勵PLL的方案，即DDS的輸出作為參考信號進入鑒相器，通過鎖相環(huán)倍頻輸出最終信號，雖然DDS輸出信號中包含大量雜散信號，但是這些雜散信號可以通過環(huán)路濾波器濾除，可實現(xiàn)寬帶頻率的輸出[7]。

2 設(shè)計與實現(xiàn)

2.1 整體方案設(shè)計

綜合考慮，本文采用上面描述的第③種方案。原理框圖如圖1所示。恒溫晶振輸出的100 MHz參考信號經(jīng)過5倍頻后進入梳狀譜發(fā)生器，將500 MHz各次諧波激勵起來，通過帶通濾波器選頻，得到高穩(wěn)、純凈的3.5 GHz信號作為DDS參考時鐘。為了實現(xiàn)小步進、捷變頻、低相噪和高雜散抑制，在DDS、鑒相器選型和環(huán)路濾波器參數(shù)設(shè)計優(yōu)化上做了大量試驗，倍頻器選用低噪聲倍頻器；DDS和鑒相器的控制均采用高速FPGA芯片來實現(xiàn)。

圖1 頻率綜合器原理

2.2 鑒相器選型

鑒相器選用Hittite公司的HMC704芯片[8]。該鑒相器為電荷泵鑒相器，輸入?yún)⒖碱l率范圍為DC～350 MHz，反饋頻率范圍為DC～8 000 MHz，可以滿足方案需求；鑒相器相位噪聲基底在整數(shù)模式下為-233 dBc/Hz，可以實現(xiàn)頻率綜合器的低相噪要求。

2.3 DDS選型

DDS芯片選擇AD公司的AD9914芯片[9]。該芯片調(diào)諧分辨率190 pHz，可有效地實現(xiàn)綜合器的小步進需求。在輸入?yún)⒖紩r鐘為3.5 GHz、輸出100 MHz時相噪優(yōu)于-152 dBc/Hz@10 kHz，可使綜合器實現(xiàn)較優(yōu)異的相噪性能。3.5 GHz的高時鐘，使DDS在輸出100 MHz時具有更好的雜散特性，進而使綜合器具有優(yōu)良的雜散性能。該芯片可以使用直接控制模式，其10 ns左右的切換時間，對綜合器鎖相環(huán)的建立時間基本無影響。芯片內(nèi)部集成了重構(gòu)濾波器，可以有效地消除采樣過程的偽像以及濾波器帶寬外的其他雜散。

2.4 環(huán)路濾波器設(shè)計

由于VCO調(diào)諧電壓最大值為12 V，電荷泵輸出電壓無法達到，故環(huán)路濾波器采用有源積分環(huán)路濾波器[10]。設(shè)計環(huán)路濾波器時，為了兼顧相位噪聲、換頻時間和雜散抑制等各項指標，需要考慮環(huán)路濾波器階數(shù)、環(huán)路帶寬、相位裕量、零極點設(shè)置、電荷泵電流設(shè)置、鑒相泄漏抑制、電阻噪聲、運放選型[11]和VCO壓控靈敏度的變化等很多因素[12]。在工程設(shè)計中通過ADIsimPLL軟件對輸出信號的相位噪聲進行優(yōu)化仿真，結(jié)果如圖2所示。其中X軸為偏離主頻頻率，Y軸為相位噪聲，Total為輸出信號相位噪聲，Prescaler為芯片的噪聲，Loop Filter為環(huán)路濾波器噪聲，SDM為Σ-Δ噪聲。

圖2 環(huán)路濾波器優(yōu)化仿真結(jié)果

3 性能分析

3.1 相位噪聲分析

選用的100 MHz恒溫晶振的相位噪聲可以達到-165 dBc/Hz@10 kHz。倍頻后的相位噪聲為：

POUT1(f)=PIN1(f)+20logN。

(1)

式中，POUT1(f)為倍頻后輸出信號在頻偏f處的相位噪聲；PIN1(f)為倍頻前輸入信號在頻偏f處的相位噪聲；N為倍頻次數(shù)，N=35，可得到綜合器中輸出3.5 GHz時鐘信號的相位噪聲為-134 dBc/Hz@10 kHz。

DDS輸出信號的相位噪聲為：

(2)

式中，POUT2(f)為DDS輸出信號在頻偏f處的相位噪聲；PIN2(f)為DDS輸入時鐘信號在頻偏f處的相位噪聲，即式(1)中的POUT1(f)；fCLK為DDS輸入時鐘頻率；fDDS為DDS輸出頻率；PD(f)為DDS芯片在FDDS頻率上頻偏f處產(chǎn)生的相位噪聲。

AD9914芯片資料中給出的相位噪聲即PD(f)約為-152 dBc/Hz@10 kHz。經(jīng)式(2)計算，POUT2(f)約為-150 dBc/Hz@10 kHz。

VCO輸出信號的相位噪聲主要由參考信號、鑒相器和鑒相器的閃爍噪聲3部分決定[13]。

其中，由參考信號經(jīng)鎖相環(huán)倍頻后所得到的相位噪聲PC(f)為：

(3)

由鑒相器基底噪聲倍頻后所得到的相位噪聲PPD(f)為：

(4)

由鑒相器閃爍噪聲所得到的相位噪聲Pflick(f)為：

Pflick(f)=FOM+20 log(fVCO)-10log(foffset)。

(5)

式中，PIN3(f)為參考信號在頻偏f處的相位噪聲；PN(f)為鑒相器歸一化帶內(nèi)噪聲基底；fPD為鑒相頻率；fVCO為VCO輸出頻率；FOM為鑒相器閃爍噪聲基底；foffset為頻偏。

頻率綜合器輸出頻率為32 GHz時，fVCO為16 GHz，fPD為100 MHz，本文中PIN3(f)為DDS輸出信號的相位噪聲POUT2(f)，即-150 dBc/Hz@10 kHz，HMC704芯片資料中PN(f)為-233 dBc/Hz@10 kHz，F(xiàn)OM為-266 dBc/Hz@10 kHz，foffset為10 kHz。利用式(3)、式(4)和式(5)計算得出：

PC(f)=-105.9,PPD(f)=-108.9,Pflick(f)=-101.9。

VCO輸出頻率的相位噪聲為：

(6)

即PVCO(f)≈-99.9 dBc/Hz@10 kHz。

VCO輸出頻率經(jīng)過2倍頻后的相位噪聲惡化6 dB，綜合器最終輸出信號的相位噪聲理論值為-93.9 dBc/Hz@10 kHz。

3.2 雜散分析

頻率合成器的雜散主要是由DDS產(chǎn)生。DDS的雜散成因主要分為相位截斷引入的雜散、幅度量化引入的雜散和DAC轉(zhuǎn)換產(chǎn)生的雜散[14]。目前改善DDS輸出雜散的方法主要有抖動注入技術(shù)和ROM幅度表壓縮2種方法。抖動注入技術(shù)是在每次累加器溢出時，注入一個隨機整數(shù)到累加器上，以使相位累加器的溢出隨機性提前，打破其周期性，這樣就抑制了雜散的產(chǎn)生，但是會增加輸出的噪聲。幅度表壓縮的原理就是增加ROM數(shù)據(jù)尋址位數(shù)，從而使DDS輸出頻譜得到進一步改善。

AD公司的AD9914芯片內(nèi)部對雜散進行了處理，大幅降低了雜散的幅度和數(shù)量。其中近端雜散幅度一般較低，只有輸出頻率在fCLK/N(N<7)頻點附近時，才會出現(xiàn)較高的近端雜散[13]。本方案中N≥35，此時DDS產(chǎn)生的近端雜散幅度非常低。

除DDS之外，其他因素也會造成雜散惡化。在設(shè)計中通過環(huán)路濾波器來濾除環(huán)路帶外雜散，通過分腔屏蔽、信號隔離和加強電源濾波等進行遠端雜散抑制；電路調(diào)試時在關(guān)鍵部位貼吸波材料，在加工誤差縫隙中涂導(dǎo)電膠來抑制串?dāng)_雜散信號。

3.3 換頻時間分析

頻率合成器中，換頻時間主要包括環(huán)路鎖定時間和控制時間。為了縮小環(huán)路鎖定時間，該頻率合成器采用單環(huán)方案，同時適當(dāng)增大環(huán)路帶寬[15]，可以保證環(huán)路鎖定時間在10 μs以內(nèi)。

在減少控制時間方面，電路設(shè)計中將鎖相環(huán)的分頻比設(shè)為固定分頻比，通過改變DDS控制字使輸出頻率變化，省去了鎖相環(huán)的控制時間。DDS在控制電路的實現(xiàn)上采用全并行控制方式，并行控制的控制切換速度可以保證在ns量級，對環(huán)路的換頻時間的影響可以忽略不計。

綜上所述，頻率合成器的換頻時間可以控制在10 μs以內(nèi)。

4 測試結(jié)果

4.1 相位噪聲及雜散抑制

測試偏離主頻10 kHz處的相位噪聲指標如表1所示。

表1 相位噪聲指標測試記錄表

測試得到的相位噪聲結(jié)果與理論計算值基本相符。經(jīng)測試，雜散抑制指標優(yōu)于65 dB。

4.2 換頻時間

換頻時間測試方法是通過使用示波器測量VCO調(diào)諧端電壓的跳變時間，結(jié)果如圖3所示，其中變化較陡峭的信號為其中的一位控制信號，變化相對緩慢的信號為VCO的調(diào)諧電壓。24 GHz向上跳變至32 GHz的測試曲線，換頻時間約8 μs，如圖3(a)所示；頻率合成器從32 GHz向下跳變至24 GHz的測試曲線，換頻時間約6 μs，如圖3(b)所示。由圖3可以看出，VCO從最低端到最高端的換頻時間及最高端到最低端的換頻時間均在10 μs以內(nèi)。

(a) 24 GHz跳變到32 GHz的測試曲線

(b) 32 GHz跳變到24 GHz的測試曲線圖3 換頻時間測試結(jié)果

較國內(nèi)公布的綜合器結(jié)果來看，該綜合器實現(xiàn)了Ka頻段的寬頻化，頻寬展寬幾倍以上；在Ka頻段實現(xiàn)了300 Hz的頻率步進，較以往的MHz以上的級別，有了巨大的提高；關(guān)鍵是在百Hz步進的情況下，實現(xiàn)了換頻時間小于10 μs的性能。

5 結(jié)束語

本文方案利用DDS來實現(xiàn)小步進，通過改變DDS的控制字來改變輸出頻率，通過PLL將輸出頻率擴展到Ka頻段，通過環(huán)路濾波器將DDS中眾多的雜散分量濾除。該方案結(jié)合了DDS和PLL的優(yōu)點，在Ka頻段實現(xiàn)小步進、捷變頻的同時保證了雜散抑制和相位噪聲指標。相位噪聲和換頻時間的測試結(jié)果與理論值基本一致，反映出設(shè)計方案的合理性和科學(xué)性。通過理論分析可知，這種合成方案可獲得較其他合成方式更為理想的換頻時間指標，可應(yīng)用于諸多頻段的小步進捷變頻率合成器中。

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Design of Ka-band Small-step Agile Frequency Synthesizer Based on DDS

FENG Zhan-qun1,LI Hong-tao2,SONG Yang3

(1.HebeiBranch,ChinaCommunicationsSystemCo.,Ltd.,ShijiazhuangHebei050081,China;2.The54thResearchInstituteofCETC,ShijiazhuangHebei050081,China;3.InstituteofBeijingWirelessMetricandMeasurement,Beijing100000,China)

In communication,radar and electronic countermeasure systems,the frequency step and switch time of frequency synthesizer greatly affect the performance of the system.According to theoretical analysis and comparison on DDS and PLL,combining of their advantages,a detailed scheme of Ka-band frequency synthesizer with small frequency step and frequency agility is proposed using the AD Company’s latest DDS-AD9914.The phase noise,spur rejection and frequency switch time of frequency synthesizer are analyzed in theory.The experimental results show that the frequency step of the proposed frequency synthesizer is down to 300 Hz,and its frequency switch time is less than 10 μs within the output frequency range of 24 GHz to 32 GHz.

frequency synthesis;small step;frequency agility;DDS;PLL

10.3969/j.issn.1003-3106.2017.07.21

馮占群,李洪濤,宋旸.基于DDS的Ka頻段小步進捷變頻頻率綜合器設(shè)計[J].無線電工程,2017,47(7):86-89.[FENG Zhanqun,LI Hongtao,SONG Yang.Design of Ka-band Small-step Agile Frequency Synthesizer Based on DDS[J].Radio Engineering,2017,47(7):86-89.]

2017-02-14

海洋公益性行業(yè)科研專項基金資助項目(2013418028)。

TN743

A

1003-3106(2017)07-0086-04

馮占群 男，(1980—)，工程師。主要研究方向：頻率合成技術(shù)、射頻與微波技術(shù)。

李洪濤 男，(1985—)，碩士，工程師。主要研究方向：頻率合成技術(shù)、射頻與微波技術(shù)。