可編程引信高速編碼信號測試儀

謝 銳，裴東興，王勇貞

(1.中北大學電子測試技術重點實驗室,山西 太原 030051;2.中北大學儀器科學與動態(tài)測試教育部重點實驗室,山西 太原 030051)

可編程引信高速編碼信號測試儀

謝 銳1，2，裴東興1，2，王勇貞1，2

(1.中北大學電子測試技術重點實驗室,山西 太原 030051;2.中北大學儀器科學與動態(tài)測試教育部重點實驗室,山西 太原 030051)

針對模擬環(huán)境下可編程引信高頻編碼信號無有效測試裝置的問題，提出了基于高速數據采集和存儲技術的高速編碼信號測試儀。該測試儀以高速AD轉換器與FPGA為核心，根據編碼信號的特點對其進行有效的衰減和差分化，增強了測試儀的抗干擾能力減小了測試誤差，采用并行雙通道時間交替采樣技術實現了200 MHz的高采樣頻率，使用FPGA實現高速控制時序邏輯和數據分區(qū)緩存，避免了高速存儲中可能產生的丟點情況。實驗結果表明，高速編碼信號測試儀具有完整的記錄信號波形，能滿足高頻引信編碼信號測試要求，可作為可編程引信高頻編碼信號測試的有效裝置。

引信；編碼測試；并行采樣；高速數據采集

0 引言

可編程引信是采用電磁感應技術通過位于炮口的線圈設定工作方式的，當引信隨彈丸發(fā)射通過線圈時，發(fā)射線圈將編碼信號傳輸給引信的接收線圈，因此編碼過程的特點是時間短、信號頻率高、工作環(huán)境惡劣[1-2]。編碼信號的正確與否是影響引信綜合性能的關鍵因素，在使用前需要對引信的編碼裝置進行全面的檢測，確保其正常工作[3]。因此有效的試驗與測試方法對引信而言是非常重要的。

目前對于引信裝定方法的研究較多，而對裝定結果的驗證大都是通過原理樣機進行測試，對于引信模擬環(huán)境下的編碼測試方法及測試儀器的研究有限[4]，不能滿足引信測試的需要。近年來專用數據采集卡集成系統(tǒng)發(fā)展迅速，它的內部元件高度集成化，功能強大，采集速度快，存儲容量大，可以覆蓋從低頻到高頻、從低溫到高溫大范圍的動態(tài)測量[5-6]。但其大多是針對工業(yè)控制領域，對于高頻引信編碼信號的測試無法采用現有的數據采集卡實現，本文針對此問題提出了基于高速數據采集和存儲技術的高速編碼信號測試儀。

1 高速編碼信號測試儀原理

對編碼信號檢測時使用空氣炮模擬引信發(fā)射過程的環(huán)境[7]，高速信號測試儀與引信的信號接收端連接，通過空氣炮發(fā)射，測試儀經過炮口的發(fā)射線圈時被觸發(fā)，開始高速記錄編碼數據，記錄完成后將測試儀取回與計算機連接將存儲的數據傳輸至專用軟件中進行顯示，通過軟件的數據處理和分析功能判斷編碼數據是否正確。

可編程引信的編碼信號為脈沖序列，其幅值為6 V，最高頻率分量可達50 MHz，輸出阻抗為1.2 kΩ。測試要求高速信號測試儀的采樣頻率達到200 MHz，存儲容量為1 MB，測試儀體積不大于Ф55 mm×100 mm，連續(xù)工作時間不小于4 h。根據以上要求采用雙通道、8 bit、最高采樣率為100 MHz的高速模數轉換器AD9288實現編碼信號的轉換，選用CycloneⅢ系列的FPGA對高速數據轉換和數據的存取進行控制，數據的存儲選用同步靜態(tài)隨機存儲器IS61VPS25636A，它的存儲容量為1 MB，最大同步時鐘頻率能達到200 MHz。高速信號測試儀的結構框圖如圖1所示。

圖1 測試儀結構框圖Fig.1 Structure diagram

測試儀要達到200 MHz的采樣頻率，要使用AD9288的兩個100 MHz數據采集通道并行工作[8]。它的兩個通道可由各自的時鐘來控制信號的轉換，采用FPGA給兩個通道分別提供同頻率、相位相差180°的轉換時鐘[9]，兩通道均在時鐘的上升沿對同一輸入信號進行采樣，也就是在一個時鐘周期內得到兩個采樣點，即并行雙通道時間交替采樣技術。兩通道分別輸出的8 bit數據經FPGA以乒乓結構緩存，之后再以較低的速度寫入靜態(tài)存儲器中[10]。采取這種模式可以有效地提高測試儀的采樣率同時減輕了數據傳輸和存儲的壓力，保證了測試結果的可靠性。

2 高頻編碼信號的調理

根據編碼信號的特征在進行模數轉換之前需要將信號進行調理，以滿足ADC對輸入信號有效范圍和模式的要求，因此信號調理包括衰減和差分化兩部分。

2.1 信號的衰減

由于編碼信號屬于高頻信號，不能通過簡單的電阻串聯(lián)實現衰減，在衰減的同時還需要考慮阻抗匹配的問題。所設計的信號衰減電路如圖2所示。

圖2 信號衰減電路Fig.2 Signal attenuation circuit

通常衰減電路中的電容比較小，當信號頻率很低時，衰減電路的分壓比僅由電阻決定，但對于高頻的輸入信號，容抗對于信號的影響會大于阻抗。由于編碼信號頻帶較寬，當信號頻率改變時，衰減電路中R1+R2、C1的并聯(lián)阻抗Z及R3和C2的并聯(lián)阻抗Z′均會隨信號頻率變化，為了能在較寬的頻率范圍內使衰減電路的分壓比保持不變，需要適當選擇阻容元件的大小。

衰減電路的分壓比為：

(1)

當編碼信號頻率改變時衰減電路的分壓比保持不變則需要滿足：

即：R3C2=(R1+R2)C1

(2)

衰減電路中兩個阻容元件的時間常量(R1+R2)C1和R3C2必須相等，否則衰減后的信號會產生失真。因此電路中選擇R1為10 MΩ，R2、R3為1 MΩ，C1為8 pF，C2為88 pF。此信號衰減電路帶寬范圍較寬，輸入阻抗高，可以把幅值為6 V的編碼信號不失真的衰減到500 mV，滿足AD9288對信號輸入范圍的要求。

2.2 信號的差分化

由于AD9288要求差分信號輸入，所以需要把衰減后的編碼信號轉為差分模式。設計采用集成信號調理芯片AD8138將信號差分化，在保證AD的模擬輸入信號穩(wěn)定的同時盡量避免噪聲信號的引入，增強測試儀的抗干擾能力。

在高速電路中的設計中，需要考慮由于傳輸線阻抗失配引起的信號反射問題，因此在AD8138的正負輸出端各使用一個50 Ω的串聯(lián)電阻分別與AD轉換器的IN+和IN-端連接。此外，為了避免產生共模噪聲要求AD8138的輸出信號差分對的布線緊湊且等長，保證等值反相。圖3為信號差分化電路，其中R6=R5且R1=R2。由于輸入的編碼信號阻抗較小，所以四個電阻R1、R2、R5和R6阻值均為500 Ω。

圖3 信號差分化電路Fig.3 Signal differencing circuit

3 高速數據采樣存儲技術

3.1 并行雙通道時間交替采樣技術

前文所述高速信號測試儀設計采用AD9288以并行雙通道時間交替采樣方式工作，其具體過程是：給AD9288的通道A、B分別提供100 MHz的采樣時鐘，通道A在時鐘上升沿采得樣本點，通道B在時鐘下降沿采得樣本點，如果兩通道的采樣時鐘相位相差180°，也就是兩通道之間的采樣時間間隔為5 ns，相當于在10 ns的時間內對輸入模擬信號進行了兩次采樣，測試儀的采樣率就可達到200 MHz。最后將兩通道的采樣數據按相應的順序拼接后形成一個完整的數據輸出。

AD9288工作時序如圖4所示，其中通道A在ENCODE A上升沿tA到來后開始對輸入信號第N點采樣，4個脈沖之后從通道A輸出數據DATAN，通道B在ENCODE B上升沿即ENCODE A下降沿對輸入信號第N點采樣，4個脈沖之后從通道B輸出數據DATAN，將兩通道的數據按序存儲，也就是在ENCODE A的一個周期內得到了兩個DATA數據輸出。當下一個時鐘ENCODE到來后，通道A和通道B均對其輸入信號第N+1點采樣，同樣分別得到DATAN+1數據輸出，輸出數據經過FPGA緩存。

圖4 AD9288時序圖Fig.4 AD9288 timing chart

3.2 FPGA高速控制邏輯設計

作為高速信號測試儀的控制核心FPGA為ADC提供采樣時鐘，將轉化后的數據以正確的順序在內部緩存，并控制SSRAM對數據的存儲和讀取。FPGA內部功能模塊劃分如圖5所示。在設計時，AD9288需要兩路相位相反的100 MHz的轉換時鐘，對SSRAM的操作需要時鐘，FPGA內部邏輯需要時鐘，另外通過USB與上位機連接進行操作時也需要時鐘，因此需要考慮滿足對不同頻率的多個時鐘的要求。高速數字電路在邏輯設計時對時鐘的穩(wěn)定性要求很高，時鐘的抖動和延遲需要控制在最小的范圍內，以保證多個時鐘到達各個寄存器的延遲最小，避免出現信號不完整的問題。

圖5 FPGA內部功能模塊Fig.5 Internal function modules of FPGA

基于以上分析設計利用FPGA內部的鎖相環(huán)通過全局時鐘網絡產生多個同源時鐘，滿足測試儀對多時鐘以及時序約束的要求。選用的EP3C16Q240C8N內部包含四個鎖相環(huán)，每個鎖相環(huán)最多有五個時鐘輸出，采用外部50 MHz晶振作為鎖相環(huán)的時鐘輸入，通過全局時鐘網絡經PLL倍頻得到兩個相位差為180°的100 MHz時鐘CLKA和CLKB作為AD9288兩個通道的采樣時鐘，再倍頻得到一個200 MHz時鐘GCLK用于測試儀的邏輯控制，GCLK通過檢測其他時鐘邊沿變化來實現不同時鐘的同步，圖6所示為FPGA時鐘產生模塊的時序仿真結果。

圖6 鎖相環(huán)時序仿真Fig.6 PLL clock logic simulation

3.3 數據的高速存儲

高速信號測試儀設計的并行雙通道時間交替采樣技術使其對存儲器操作速度的要求有所降低。測試儀采用的同步靜態(tài)隨機存儲器IS61VPS25636A有32根數據線，在對轉換后的數據進行存儲時，首先將AD9288兩個通道輸出的數據在FPGA內部緩存，FPGA內部構建了四個寄存器，全部寫滿后同時再將數據寫入到外部存儲器中，這樣數據寫入的速度進一步降低，使得數據的高速存儲更易實現。

圖7為存儲器寫時序仿真結果。其中DataA和DataB是AD9288兩通道的數據，兩通道在一個采樣周期10 ns產生的兩個數據緩存到FPGA的A、B兩個寄存器中，下一個采樣周期產生的兩個數據緩存到C、D兩個寄存器中，之后一次寫入外部存儲器中。也就是將每10 ns產生的兩個數據按照每20 ns進行一次寫數據操作，在AD采樣頻率為200 MHz的情況下，寫數據的頻率為50 MHz。通過降速避免了高速數據傳輸中丟點的情況，同時也可以方便對存儲器進行操作。

圖7 SSRAM寫時序仿真Fig.7 SSRAM write timing simulation

4 實驗測試結果

使用高速信號測試儀在空氣炮上對引信編碼信號進行了測試，編碼發(fā)射裝置安裝在炮口處。測試儀體積為168 cm3，經過灌封后可承受2萬g的沖擊，滿足在空氣炮上進行測試的要求。由于引信編碼為電磁感應方式，因此測試儀的外殼選用磁導率小的材料對磁場進行屏蔽，防止磁場對測試儀的正常工作產生影響。測試儀發(fā)射后通過炮口的磁環(huán)時被觸發(fā)，開始記錄引信收到的編碼信號，記錄完成后將測試儀與上位機連接進行數據的讀取，并在軟面板上顯示編碼信號波形。圖8為其中一組編碼信號，從中可以看出編碼信號是一系列脈沖，經過去噪等處理后編碼信號如圖9所示，可以看出編碼信號波形完整，信號幅值、頻率和編碼次數與預設的編碼信號特征吻合，達到了預期測試結果。

圖8 編碼信號序列Fig.8 Encoding signal sequence

圖9 處理后的編碼信號波形Fig.9 Processed encoding signal waveform

5 結論

本文提出了可編程引信高速編碼信號測試儀。該儀器基于高速數據采樣和存儲技術，以高速AD轉換器與FPGA為核心，測試儀根據編碼信號的特點對其進行有效地衰減和差分化，增強了測試儀的抗干擾能力減小了測試誤差，采用并行雙通道時間交替采樣技術實現了200 MHz的高采樣頻率，使用FPGA實現高速控制時序邏輯和數據分區(qū)緩存，避免了高速存儲中可能產生的丟點情況。所設計的高速編碼信號測試儀具有小體積、抗高沖擊的特點。在空氣炮上進行了實驗測試，實驗結果表明，高速編碼信號測試儀可以完整地記錄信號波形，能滿足高頻引信編碼信號測試要求，可作為可編程引信高頻編碼信號測試的有效裝置。

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High-speed Encoding Signal Test Instrument of Programmable Fuze

XIE Rui1,2, PEI Dongxing1,2, WANG Yongzhen1,2

(1. Science and Technology on Electronic Test and Measurement Laboratory,Taiyuan, 030051, China;2. Key Laboratory of Instrumentation Science & Dynamic Measurement, Ministry of Education, North University of China, Taiyuan, 030051, China)

For the situation that programmable fuze high frequency encoding signal have no valid test instrument under simulated environment, a high-speed coding signal test instrument based on high-speed data acquisition and storage technology was proposed. It had high-speed AD converters and FPGA as the core, by effective signal attenuation and differencing according to the characteristics of the encoding signal, enhanced anti-jamming capability and reduced the measurement error. It was designed through a parallel two-channel time alternate sampling technology to achieve a high sampling frequency of 200 MHz. A high-speed timing control logic and data cache partitions in FPGA was used to avoid lost points in high speed transmission. Experimental results showed that it could meet the requirements of high-frequency fuze coding signal test, recording signal waveform was accomplished. The experimental results were accurate and reliable, which could be used as an effective instrument for programmable fuze high frequency coding signal testing.

fuze encoding test；parallel sampling；high speed data acquisition

2016-07-03

謝銳(1983—)，女，山西太原人，博士，講師，研究方向：動態(tài)測試與智能儀器。E-mail: zbxierui@163.com。

TJ430.6

A

1008-1194(2016)06-0026-05