基于動態(tài)電路的高速發(fā)送端設計①

孟時光

(*計算機體系結構國家重點實驗室(中國科學院計算技術研究所) 北京 100190)(**中國科學院計算技術研究所 北京 100190)(***中國科學院大學 北京 100049)(****龍芯中科技術有限公司 北京 100095)

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基于動態(tài)電路的高速發(fā)送端設計①

孟時光②**********

(*計算機體系結構國家重點實驗室(中國科學院計算技術研究所) 北京 100190)
(**中國科學院計算技術研究所 北京 100190)
(***中國科學院大學 北京 100049)
(****龍芯中科技術有限公司 北京 100095)

為了降低高速串行接口中發(fā)送端的延遲，在研究、分析現(xiàn)有發(fā)送端結構的基礎上，提出了新的數(shù)據(jù)跨時鐘域傳輸方法并在實際電路中得到實現(xiàn)。此方法可以大幅降低數(shù)據(jù)跨時鐘域傳輸時用于異步FIFO的延遲。而且，使用動態(tài)電路對高速發(fā)送端并串轉換電路進行了晶體管級的改進，放松了關鍵路徑的時序要求，使發(fā)送端整體電路能運行在更高的頻率下。發(fā)送端電路使用40nm CMOS工藝實現(xiàn)，實際芯片測試數(shù)據(jù)表明，使用該電路的發(fā)送端可以穩(wěn)定工作在13Gb/s的速率下。

高速發(fā)送端， 異步FIFO， 并串轉換， 動態(tài)電路， 跨時鐘域

0 引 言

隨著處理器運算能力的不斷提升，現(xiàn)代處理器對外的數(shù)據(jù)需求也在不斷提升。但芯片管腳數(shù)量受到芯片面積的限制，數(shù)量增長緩慢。為解決運算數(shù)據(jù)量和管腳數(shù)量之間的矛盾，現(xiàn)代處理器普遍采用高速串行接口(high-speed serial interface, HSSI)來進行對外的數(shù)據(jù)通信[1]。高速串行接口(HSSI)的工作速率比內部處理器時鐘頻率高很多。使用HSSI可以用有限的接口數(shù)目達到很大的通信帶寬。

HSSI主要分成發(fā)送端和接收端兩大部分。內部處理器用總線輸出數(shù)據(jù)到發(fā)送端。在這一過程中，數(shù)據(jù)需要由內部總線時鐘域同步到發(fā)送端的數(shù)字時鐘域，然后再進行并串轉換(serialization)處理。同步之后的數(shù)據(jù)經(jīng)過并串轉換，將并行信號變成高速串行數(shù)據(jù)，然后由輸出模塊發(fā)送至電路板上的傳輸信道中。本文主要研究了發(fā)送端的結構，提出了芯片內部到發(fā)送端接口的新型跨時鐘域同步方法，并對其后的并串轉換模塊使用動態(tài)電路方式進行改進，優(yōu)化了并串轉換的時序。本文提出的電路可在較低的電壓下達到較高的工作速率。

1 發(fā)送端整體結構

高速串行接口發(fā)送端的主要功能是接收內部總線的并行信號，轉換為高速串行信號發(fā)送到芯片外部。其整體結構見圖1。

內部總線頻率一般與發(fā)送端數(shù)字邏輯所用頻率相同，但通過不同的鎖相環(huán)產(chǎn)生，無法保證兩者之間的相位關系。數(shù)據(jù)從內部總線傳輸?shù)桨l(fā)送端時需要跨越時鐘域?？缭綍r鐘域的過程一般采用異步先進先出(FIFO)[2]。傳統(tǒng)的異步FIFO耗時3～4個低頻時鐘周期[3]。本文提出的同步方法只需要1～2個低頻時鐘周期的延遲，大幅降低了數(shù)據(jù)傳輸?shù)目傃舆t。

圖1 發(fā)送端結構

在并行數(shù)據(jù)同步到發(fā)送端本地之后，并串轉換模塊將并行數(shù)據(jù)轉換為串行數(shù)據(jù)。此模塊時序約束較為嚴格。本文提出的動態(tài)并串轉換器可簡化結構，減少關鍵路徑的數(shù)量。最后，串行數(shù)據(jù)在輸出驅動器中進行預加重等調整，轉換為模擬信號，輸出到外部信道。

2 數(shù)據(jù)同步

在芯片中，為了節(jié)約引腳以及外部附屬設備的成本，一般只帶有一個晶體振蕩器。此晶體振蕩器產(chǎn)生的低頻時鐘提供給多個鎖相環(huán)，產(chǎn)生處理器核心時鐘、總線時鐘以及各個外設所需的時鐘。這些時鐘經(jīng)過倍頻和分頻后可以得到完全相同的頻率，但同頻時鐘之間的相位差不確定。

串行高速接口的鎖相環(huán)產(chǎn)生的高速時鐘頻率一般為內部總線的4或8倍。傳統(tǒng)的跨時鐘域傳輸數(shù)據(jù)的方式是使用異步FIFO完成數(shù)據(jù)的傳遞。異步FIFO的結構如圖2所示[4]。

圖2 傳統(tǒng)異步FIFO結構

異步FIFO內含有一個寄存器堆以及數(shù)據(jù)有效位、頭指針、尾指針等附屬邏輯。在傳輸數(shù)據(jù)時，先在寫使能有效的時鐘上升沿寫入數(shù)據(jù)。在一個時鐘周期之后寫入有效位，并把尾指針加1。這樣操作可以保證數(shù)據(jù)有效位置位時，數(shù)據(jù)已經(jīng)完整地寫入寄存器堆了。此時，如果頭尾指針相同，且指向的數(shù)據(jù)位有效，則向總線寫入端輸出FIFO已滿信號，阻止總線向FIFO寫入數(shù)據(jù)。數(shù)據(jù)寫入之后，高速接口邏輯使用其本地數(shù)字域的低頻時鐘讀取FIFO頭指針指向的數(shù)據(jù)。如果數(shù)據(jù)有效，則清除此有效位，并將頭指針加1。

在讀取FIFO中的數(shù)據(jù)時，如果先讀取有效位，之后一拍再讀取數(shù)據(jù)，則整個跨時鐘域數(shù)據(jù)傳輸需要四個時鐘周期的延時。如果同時讀取有效位和數(shù)據(jù)，則需要3個時鐘周期的延時。

高速串行接口中數(shù)字控制域所用的低頻時鐘由高頻時鐘分頻得到。如果芯片內部的總線時鐘可以直接控制分頻器，保證分頻得到的低頻時鐘的上升沿不在總線時鐘的上升沿附近，則接收端低頻時鐘對總線數(shù)據(jù)進行采樣時不會產(chǎn)生亞穩(wěn)態(tài)狀態(tài)。

使用高頻時鐘對芯片內部傳輸?shù)浇涌诘目偩€時鐘進行采樣，有可能采樣到時鐘跳變邊沿，得到不穩(wěn)定的采樣結果。使用這個不穩(wěn)定的結果產(chǎn)生一個重置信號，然后控制分頻器可得到穩(wěn)定的內部分頻時鐘?？鐣r鐘域傳輸?shù)臅r鐘和數(shù)據(jù)流程如圖3所示。

圖3 跨時鐘域傳輸結構

圖4展示了圖3中關鍵節(jié)點的時序。在本文實現(xiàn)的結構中，串行接口的高頻時鐘為總線時鐘頻率的4倍。

在圖4中，接口高頻時鐘對總線時鐘的采樣遇到亞穩(wěn)態(tài)情況，采樣結果不穩(wěn)定。由采樣結果產(chǎn)生的重置信號可能位于R1和R2兩個位置中的一個。

圖4 分頻器控制時序

按照圖4的時序，分頻器需要做出一定的改變。分頻器收到重置信號之后，不一定要回到00狀態(tài)，而是采用同步置位方式，將下一拍的內部分頻狀態(tài)置于00或01狀態(tài)。傳統(tǒng)分頻器狀態(tài)機與改變后的分頻器狀態(tài)機的對比如圖5所示。

圖5 分頻器狀態(tài)機

使用修改后的分頻器，在圖4的情況下，重置信號處于R1或R2位置中的任意一個，此時分頻器狀態(tài)機將鎖定到圖4所示的位置。輸出低頻時鐘與總線時鐘相差180°相位，保證圖3的采樣結構中數(shù)據(jù)采樣的正確性。

如果高頻時鐘的相位比圖4位置略靠后，重置信號只出現(xiàn)在R1位置。分頻器狀態(tài)機處于圖4位置或提前一個狀態(tài)。輸出時鐘的相位與總線時鐘相差90°或180°。

如果高頻時鐘的相位比圖4位置略靠前，則重置信號只出現(xiàn)在R2位置。分頻器狀態(tài)機處于圖4位置或落后一個狀態(tài)。輸出時鐘的相位與總線時鐘相差180°或270°。

綜上所述，無論高頻時鐘與總線時鐘的相位關系如何，最終生成的發(fā)送端低頻時鐘與總線時鐘相位相差90°至270°。兩個時鐘上升沿之間有足夠大的時間差，保證數(shù)據(jù)采樣的正確性。

發(fā)送端分頻器生成的時鐘可直接采樣總線并行數(shù)據(jù)，如圖3所示。相對于傳統(tǒng)的使用異步FIFO的方法，本文所述方法的延遲時間小于一個總線時鐘周期。這可以減小處理器對外通信的延遲，提升整體性能。

3 并串轉換模塊

傳統(tǒng)的發(fā)送端并串轉換主要有兩種方式，一種是移位寄存器方式，另一種是多級樹形結構。這兩種結構的并串轉換模塊在圖6(a)和6(b)中展示[5]。

(a) 移位寄存器方式

(b) 樹形并串轉換

移位寄存器方式完成的并串轉換結構每4個周期載入一次并行數(shù)據(jù)，在其后的幾個周期之內將數(shù)據(jù)按順序移動到輸出端，完成并串轉換。這種方式所需的功耗較大，速度較低，通常不使用這種轉換方式。另一種并串轉換方式為樹形并串轉換結構。多路數(shù)據(jù)由多個二選一數(shù)據(jù)選擇器MUX選擇，得到最終輸出結果。轉換路徑上的時序較為嚴格，需要在其中加入觸發(fā)器和鎖存器來保證并串轉換的時序[6]。

在樹形并串轉換模塊中，關鍵路徑為分頻器到并串轉換內部觸發(fā)器的路徑。由分頻器內部的狀態(tài)機觸發(fā)器輸出，經(jīng)過兩級二選一邏輯門，到達并串轉換內部的觸發(fā)器輸入端。這段路徑的延遲時間要小于一個高速時鐘周期。另一條關鍵路徑為并串轉換內部觸發(fā)器到二選一MUX之間的路徑。為保證輸出的信號不帶有毛刺，這段路徑的延遲時間應當小于半個時鐘周期。

最后一級并串轉換模塊由發(fā)送端高頻時鐘直接驅動選擇信號，這模塊之前的觸發(fā)器和鎖存器也工作在高頻時鐘域。數(shù)字電路中常用的靜態(tài)觸發(fā)器無法工作在較高的頻率下，電流模邏輯(curren mode logic, CML)電路和動態(tài)電路[7](單相時鐘(true single phase clock, TSPC)電路)可在高頻下工作。在本文設計的5GHz～10GHz的工作頻率范圍中，動態(tài)觸發(fā)器比電流模電路的面積和功耗消耗要小[8]。而且動態(tài)電路可以定制成標準單元的樣式，與數(shù)字標準單元混用。

傳統(tǒng)的樹形并串轉換動態(tài)觸發(fā)器和最后一級二選一MUX的晶體管級電路如圖7所示。

圖7 傳統(tǒng)并串轉換電路

圖7上面一排左半部分為動態(tài)觸發(fā)器，右半部分為二選一MUX。下面一排為動態(tài)觸發(fā)器和鎖存器。

動態(tài)觸發(fā)器在工作過程中，其內部節(jié)點在時鐘為高的半個周期之內有驅動；在時鐘為低的半個周期之內無驅動，僅依靠存儲的電荷保持正確的輸出。在無驅動的半個周期，如果有其他的電路對該節(jié)點進行驅動，則會影響此時輸出的數(shù)值。利用動態(tài)觸發(fā)器此項特點，可直接產(chǎn)生串行數(shù)字信號，不需要二選一MUX電路完成最后的串行工作。

改進后的電路如圖8所示。

圖8 改進的并串轉換電路

改進的并串轉換電路使用差分時鐘驅動。與傳統(tǒng)的二轉一轉換電路相比，減少了一個二轉一MUX和兩個動態(tài)觸發(fā)器的輸出反相器。這在減小面積、功耗的同時，消除了觸發(fā)器到二轉一MUX之間的時序約束路徑。

本文提出的并串轉換電路對差分時鐘的差分性要求不高。在兩路時鐘不交疊的情況下，只要時鐘之間上升沿的位置相差180°，則輸出的信元寬度不變，輸出1010連續(xù)跳變信號的占空比為50%。在實際使用中，并串轉換部分的驅動時鐘可特意調整到占空比小于50%的狀態(tài)，以確保兩個時鐘不交疊。

在時鐘不交疊的情況下，輸出數(shù)據(jù)的寬度只與驅動時鐘上升沿之間的距離相關。借助上節(jié)的四分頻器，可得到四相不交疊的時鐘。采用四相時鐘驅動兩個四轉一并串轉換，可得到半速串行數(shù)據(jù)流。轉換模塊及四相時鐘的產(chǎn)生結構如圖9所示。

八轉二串并轉換模塊包括兩個四轉一并串轉換模塊，其中一個負責奇數(shù)位的數(shù)據(jù)轉換，另一個負責偶數(shù)位的數(shù)據(jù)轉換。四分頻器產(chǎn)生四路時鐘，每個狀態(tài)對應一路時鐘輸出，時鐘占空比為25%，時鐘周期與總線時鐘相同。為保證輸出數(shù)據(jù)的占空比良好，需要將四路時鐘對齊到高頻時鐘上。

圖9 8-2并串轉換電路

四相時鐘用鎖存器延遲后，和高頻時鐘相與，得到對齊的脈沖信號。使用這個脈沖信號驅動動態(tài)觸發(fā)器，得到串行數(shù)據(jù)流。

理論上，采用更多相的時鐘可以直接完成多轉一的并串轉換，但更多的并行觸發(fā)器會使得輸出節(jié)點的負載過重，影響電路的工作速度。因此，在高速串行接口中，一般最多只使用四相時鐘生成四轉一的并串轉換數(shù)據(jù)。

八轉二并串轉換模塊與前述二轉一并串轉換模塊串聯(lián)，可完成整個并串轉換工作，并串轉換的時序如圖10所示。

在圖10中，并串轉換的數(shù)據(jù)為0-7，其前后的數(shù)據(jù)標記為8-F。時鐘上標記的數(shù)字表示這是多路時鐘的不同路的脈沖。在并串轉換中，為保證時序，數(shù)據(jù)6和7被鎖存器延遲半個周期。由圖10中可見，8位并行數(shù)據(jù)先轉換為奇偶兩路數(shù)據(jù)，然后轉換成輸出的高速串行數(shù)據(jù)。

4 芯片實際測試結果

含有本發(fā)送端的芯片采用40nm CMOS工藝設計制造。實際芯片照片及設計版圖見圖11及圖12。實際芯片包括接收端和發(fā)送端兩部分，發(fā)送端的并串轉換部分占用芯片面積很小，大約15μm×15μm。

圖10 8-1并串轉換時序

圖11 芯片顯微鏡照片

本文設計的并串轉換模塊已經(jīng)經(jīng)過實際流片檢驗。在實際芯片的測試中，接收并發(fā)送的最高速率為13Gb/s。圖12給出了輸出1010信號時輸出端的眼圖。

圖12 輸出13Gb/s 1010數(shù)據(jù)眼圖

圖13為輸出端輸出PRBS-7隨機序列時的眼圖。

圖13 輸出13Gb/s PRBS-7數(shù)據(jù)眼圖

5 結 論

本文主要研究了高速串行接口中數(shù)據(jù)發(fā)送端的各部分電路。本文使用高頻時鐘，對發(fā)送端中的數(shù)據(jù)同步邏輯進行改進，減少了數(shù)據(jù)經(jīng)過同步FIFO所需要的延遲時間，減小了同步FIFO的面積及功耗。然后提出了新型高速并串轉換電路，優(yōu)化了并串轉換關鍵路徑的時序，使動態(tài)電路結構的并串轉換器可以工作在更高的頻率下。經(jīng)過實際流片測試檢驗，本文所用的發(fā)送端串并轉換結構的工作速率已能滿足現(xiàn)有商用處理器芯片對外高速接口的速率要求。

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Design of a high-speed transmitter based on dynamic circuits

Meng Shiguang**********

(*State Key Laboratory of Computer Architecture(Institute of Computing Technology, Chinese Academy of Sciences), Beijing 100190)(**Institute of Computing Technology, Chinese Academy of Sciences, Beijing 100190)(***University of Chinese Academy of Sciences, Beijing 100049)(****Loongson Technology Corporation Limited, Beijing 100095)

To lower the transmitter’s delay of a high-speed serial interface, a new data transmission method under clock domain crossing was presented and realized in practical circuit design based on investigating and analyzing existing transmitter structures. This method can greatly reduce the delay for asynchronous FIFO during the data transmission under clock domain crossing. Moreover, the high-speed transmitter’s serializing circuits were improved at transistor level by using dynamic circuits to relax critical paths’ timing requirement, so the transmitter’s whole circuit can work under the higher frequency. The proposed transmitter’s circuit was manufactured with the 40nm CMOS technology, and the testing results demonstrate that the transmitter using the circuit can stably work at the rate of 13Gb/s.

high speed transmitter, asynchronous FIFO, serializer, dynamic circuits, clock domain crossing

①國家“核高基”科技重大專項課題(2014ZX01020201, 2014ZX01030101)，國家自然科學基金(61521092, 61432016)資助項目。

②男，1989年生，博士生；研究方向：計算機系統(tǒng)結構；聯(lián)系人， E-mail: mengshiguang@ict.ac.cn (

2016-03-10)