面向FPGA 的低功耗多路選擇器設(shè)計(jì)方法

李列文 ，桂衛(wèi)華，陽春華，胡小龍

(1. 中南大學(xué) 信息科學(xué)與工程學(xué)院，湖南 長沙，410075；2. 長沙師范學(xué)院 電子信息工程系，湖南 長沙，410100)

現(xiàn)場可編程門陣列(field programmable gate array,FPGA)因其可編程特性好、開發(fā)周期短、高性能、低成本等優(yōu)勢(shì)，被廣泛應(yīng)用于原型驗(yàn)證、工業(yè)控制、計(jì)算機(jī)硬件、通信、汽車電子、航空航天等領(lǐng)域[1]，此外，由于其具有獨(dú)特的可重構(gòu)特性，還被認(rèn)為是構(gòu)建自適應(yīng)系統(tǒng)的首選器件[2]。然而，隨著集成電路的制造工藝進(jìn)入納米階段，F(xiàn)PGA 的設(shè)計(jì)面臨著一系列新的難題，功耗問題就是其中之一。功耗問題不但影響著FPGA 的性能、封裝、測試以及系統(tǒng)可靠性，還在很大程度上決定著FPGA 未來的發(fā)展方向。從功耗來源角度看，F(xiàn)PGA 芯片的功耗可以分為動(dòng)態(tài)功耗和靜態(tài)功耗, 在CMOS 工藝到達(dá)90 nm 之前，F(xiàn)PGA 的功耗主要由動(dòng)態(tài)功耗構(gòu)成，約占總功耗的62%以上[3]。近年來，隨著集成電路工藝特征尺寸的減小，晶體管的柵氧化層厚度和閾值電壓也必須相應(yīng)的縮小，導(dǎo)致漏電流功耗的指數(shù)性增長。當(dāng)芯片制造工藝到達(dá)45 nm 時(shí)，F(xiàn)PGA 的靜態(tài)功耗已超過動(dòng)態(tài)功耗成為芯片總功耗的決定因素。在FPGA 幾種主要資源中，多路選擇器消耗的靜態(tài)功耗所占的比例較大，約占FPGA 總靜態(tài)功耗的34%[4]，因此，降低FPGA 布線資源中多路選擇器的泄漏功耗對(duì)有效降低FPGA 整體靜態(tài)功耗有著重要的現(xiàn)實(shí)意義。

針對(duì)FPGA 靜態(tài)功耗問題，國內(nèi)外已有一些相關(guān)的研究，典型的靜態(tài)功耗優(yōu)化技術(shù)有電源門控技術(shù)[5]、雙電壓技術(shù)[6]、反向襯底偏置技術(shù)[7]等。電源門控技術(shù)通過關(guān)斷電路的電源降低電路的功耗，該技術(shù)最適合應(yīng)用于移動(dòng)設(shè)備，其主要缺點(diǎn)是需要增加門控晶體管，因此，增加額外硬件開支及增大電路面積是應(yīng)用電源門控技術(shù)時(shí)首要考慮的問題。雙電壓技術(shù)是FPGA 低功耗設(shè)計(jì)領(lǐng)域中一種有效常用的方法，該方法可以同時(shí)降低電路的動(dòng)態(tài)功耗和靜態(tài)功耗。由于雙電壓技術(shù)的實(shí)現(xiàn)是基于電路中存在非時(shí)序關(guān)鍵路這一前提，因此其應(yīng)用領(lǐng)域有一定的局限性，同時(shí)雙電壓技術(shù)也存在增加硬件開支等缺點(diǎn)。反向襯底偏置技術(shù)是一種降低漏電功耗的通用方法，已經(jīng)成功應(yīng)用于FPGA 的靜態(tài)功耗優(yōu)化并取得了較好的效果[7]。然而，在以往的研究中，由于對(duì)反向襯底偏置技術(shù)會(huì)造成晶體管延時(shí)這一缺陷沒有很好的考慮和處理，采用該項(xiàng)技術(shù)在降低靜態(tài)功耗的同時(shí)往往會(huì)增加電路的延時(shí)，導(dǎo)致系統(tǒng)性能急劇下降。針對(duì)此問題，本文作者提出了一種適合于FPGA 的低功耗多路選擇器設(shè)計(jì)方法。該方法充分考慮了當(dāng)前FPGA 中多路選擇器設(shè)計(jì)存在大量閑置晶體管這一特點(diǎn)，采用反向襯底偏置技術(shù)對(duì)FPGA 中被使用多路選擇器內(nèi)閑置晶體管的泄漏電流進(jìn)行優(yōu)化，該方法克服了反向襯底偏置技術(shù)在降低靜態(tài)功耗時(shí)增加電路延時(shí)的缺陷，在不影響電路性能的前提下有效的降低了FPGA 的靜態(tài)功耗。

1 FPGA 中多路選擇器結(jié)構(gòu)

典型的FPGA 器件主要包含3 類基本資源：可編程邏輯塊(configurable logic block，CLB)、布線資源和可編程輸入/輸出模塊?？删幊踢壿媺K四周被預(yù)制的布線資源通道包圍，可編程輸入/輸出模塊分布在FPGA四周，除了上述3 種資源以外，通常在FPGA 中還包含塊RAM、乘法器等可選資源[8]。

在FPGA 各種資源中，可編程邏輯塊是實(shí)現(xiàn)用戶功能的基本單元，每個(gè)可編程邏輯塊包含1 個(gè)互連開關(guān)矩陣和4 個(gè)SLICEs，其中每個(gè)SLICE 包括2 個(gè)查找表(Look-Up-Table，LUT)、2 個(gè)觸發(fā)器和一些多路選擇器?；ミB開關(guān)矩陣主要由不同長度導(dǎo)線和多個(gè)布線開關(guān)組成，典型的布線開關(guān)結(jié)構(gòu)如圖1 所示。

圖1 FPGA 布線開關(guān)結(jié)構(gòu)圖Fig.1 FPGA routing switch structure

由圖1 可見：每個(gè)布線開關(guān)由多路選擇器、緩沖器和一些可編程的SRAM 單元構(gòu)成。其中多路選擇器是連接各布線軌道和可編程邏輯塊的橋梁，其結(jié)構(gòu)對(duì)FPGA 的性能和功耗都有較大的影響。根據(jù)多路選擇器所驅(qū)動(dòng)的導(dǎo)線長度不同，F(xiàn)PGA 中多路選擇器的規(guī)模從4 選1 到30 選1 不等。圖2 所示為16 選1 的多路選擇器晶體管級(jí)電路結(jié)構(gòu)。

圖2 多路選擇器的晶休管級(jí)電路結(jié)構(gòu)圖Fig.2 Multiplexer circuit structure

多路選擇器的左邊是16 條輸入線，用于連接布線軌道或可編程邏輯塊等資源，S1～S6 代表6 個(gè)可編程SRAM 單元，通過配置SRAM 單元的內(nèi)容可以從16條輸入線中選出1 條作為有效輸入端，例如，當(dāng)S1～S6存儲(chǔ)單元的存儲(chǔ)值為“000100”時(shí)，輸入線I3被選擇中，信號(hào)所經(jīng)過的有效路徑如圖2 中虛線所示。多路選擇器的主體部分是傳輸晶體管，由于NMOS 晶體管載流子的遷移效率高，電路速度快，因此，多路選擇器中的傳輸晶體管均采用NMOS 晶體管實(shí)現(xiàn)。

2 低功耗多路選擇器設(shè)計(jì)方法

2.1 襯底偏置技術(shù)

襯底偏置技術(shù)基于襯底偏置MOS 管的閾值電壓可調(diào)節(jié)特性，通過改變晶體管閾值電壓調(diào)節(jié)晶體管的功耗和性能。襯底偏置NMOS 管的截面如圖3 所示，其中，VBS為體偏置電壓；VDS為漏源電壓；VGS為柵源電壓。與傳統(tǒng)的柵驅(qū)動(dòng)電路相似，信號(hào)從柵極輸入，通過在襯底端和源端加上一個(gè)小于PN 結(jié)導(dǎo)通電的體偏置電壓VBS來調(diào)節(jié)MOS 管的閾值電壓。

圖3 基于襯底偏置的NMOSFET 橫截面圖Fig.3 Cross section of a NMOSFET with body bias

襯底偏置技術(shù)分為前向襯底偏置技術(shù)和反向襯底偏置技術(shù)。前向襯底偏置技術(shù)通過降低晶體管的閾值電壓提高加晶體管的性能，該項(xiàng)技術(shù)存在的不足是增加晶體管的靜態(tài)功耗。反向襯底偏置技術(shù)通過調(diào)節(jié)體偏置電壓來增加晶體管的閾值電壓最終達(dá)到降低晶體管靜態(tài)功耗的目的，其主要缺點(diǎn)是會(huì)引起晶體管的延時(shí)增加。

基于襯底偏置技術(shù)設(shè)計(jì)思想，文獻(xiàn)[9]設(shè)計(jì)了一種可編程的閾值電壓結(jié)構(gòu)，其實(shí)現(xiàn)機(jī)理如圖4 所示。在可編程閾值電壓結(jié)構(gòu)中每個(gè)晶體管可以通過配置SRAM 單元的值確定其所加體偏置電壓，從而調(diào)節(jié)晶體管的閾值電壓最終達(dá)到提高晶體管的性能或降低晶體管靜態(tài)功耗的目的。在上述結(jié)構(gòu)中，由于每個(gè)晶體管都采用了雙閾值結(jié)構(gòu)，因此該結(jié)構(gòu)會(huì)帶來較大的面積開銷。

圖4 可編程閾值電壓結(jié)構(gòu)實(shí)現(xiàn)機(jī)理圖Fig.4 Programmable structure of threshold voltages realization mechanism

2.2 反向襯底偏置技術(shù)

當(dāng)MOS 管的襯底和柵端的電壓差VBS≠0 時(shí)，MOS 管的閾值電壓VTH會(huì)隨之變化。這就是MOS 管二級(jí)效應(yīng)中的體效應(yīng)或背柵效應(yīng)[10]，NMOS 管的閾值電壓可以表示為

其中：VTH0為VBS=0 時(shí)的閾值電壓；λ 為體效應(yīng)系數(shù)；φS為表面勢(shì)。文獻(xiàn)[11]對(duì)晶體管的閾值電壓與體偏置電壓的關(guān)系進(jìn)行了研究，其結(jié)果如圖5 所示。從圖5可以看出：晶體管的閾值電壓和體偏置電壓密切相關(guān)，并且晶體管的閾值電壓隨著體偏置電壓減小而增大。

圖2是位溫誤差與垂直速度的關(guān)系,可以看出,與水平方向誤差特征類似,垂直方向誤差也是集中在對(duì)流區(qū)域(圖2a、b),這進(jìn)一步說明了在對(duì)流區(qū)域及其附近誤差容易快速增長。從時(shí)間演變來看,誤差最大值仍然是在颮線強(qiáng)盛時(shí)期(24日00時(shí)),中心值可達(dá)5 K(圖2b),隨后誤差大值區(qū)范圍不斷擴(kuò)大而不局限于對(duì)流區(qū)域(圖2c、d)。整個(gè)颮線模擬過程中,在離對(duì)流區(qū)域不遠(yuǎn)的地方也有小振幅的誤差存在,這可能是由于湍流的內(nèi)部作用引起的。

在NMOS 晶體管中，泄漏電流主要包括源漏級(jí)反偏漏電流(reverse biased junction band to band tunneling,BTBT)、亞閾值泄漏電流(sub-threshold leakage)和柵極漏電流(gate-oxide leakage)3 種，其中，亞閾值泄漏電流仍是當(dāng)前最主要的泄漏電流來源之一[12]。亞閾值泄漏電流是當(dāng)晶體管的柵源電壓小于閾值電壓時(shí)，源極與漏極之間的溝道中存在的電流，亞閾值泄漏電流可以表示如下[13]：

圖5 閾值電壓隨體偏置電壓改變而變化趨勢(shì)圖Fig.5 Trend chart of threshold voltage of NMOSFET varying according to body biasing voltage

其中：Vt為閾值電壓；u 為載流子遷移率；n 為亞閾值擺幅系數(shù)；Cox為單位面積上柵氧電容；VT為熱電壓，W；L 為晶體管的有效寬度和長度。由式(2)可知，亞閾值泄漏電流與晶體管器件的幾何特性、工作溫度等因素相關(guān)。在其他條件不變的情況下，晶體管的亞閾值泄漏電流會(huì)隨閾值電壓的降低呈指數(shù)形式增長，增大晶體管的閾值電壓是減小晶體管亞閾值泄漏電流一種非常有效的方法。同時(shí)，由于晶體管的閾值電壓隨著體偏置電壓減小而增大，因此，可以通過降低晶體管的體偏置電壓來增加晶體管的閾值電壓，最終達(dá)到降低亞閾值泄漏電流的目的，這正是反向襯底偏置技術(shù)降低晶體管靜態(tài)功耗的思想。

反向襯底偏置技術(shù)作為一種有效的靜態(tài)功耗優(yōu)化方法已被成功的應(yīng)用于FPGA 布線資源低功耗設(shè)計(jì)中[7]。與電源門控技術(shù)和雙電壓技術(shù)相比，由于反向襯底偏置技術(shù)實(shí)現(xiàn)時(shí)只需增加少量的導(dǎo)線，因此具有易實(shí)現(xiàn)、增加電路面積小等優(yōu)點(diǎn)。然而，由于反向襯底偏置技術(shù)的本質(zhì)是通過增加晶體管的閾值電壓來降低其泄漏電流，而閾值電壓的增加將引起較大的晶體管延時(shí)，因此反向襯底偏置技術(shù)的最大缺點(diǎn)是將引起電路延時(shí)增加。在FPGA 中，電路的延時(shí)大部分是由布線資源的延時(shí)造成的，布線開關(guān)中的多路選擇器作為布線資源核心部分，其結(jié)構(gòu)直接影響FPGA 器件的性能和功耗。因此，文獻(xiàn)[7]將反向襯底偏置技術(shù)應(yīng)用于FPGA 布線資源功耗優(yōu)化時(shí)，雖然該項(xiàng)技術(shù)在降低46%靜態(tài)功耗的同時(shí)還具有增加電路面積小、易實(shí)現(xiàn)等優(yōu)點(diǎn)，但其主要問題是引起較大的晶體管延時(shí)，導(dǎo)致FPGA 器件性能急劇下降。為了解決上述矛盾，本文提出了一種適合于FPGA 的低功耗多路選擇器設(shè)計(jì)方法。

2.3 低功耗多路選擇器設(shè)計(jì)

與專用集成電路相比，F(xiàn)PGA 最大的特點(diǎn)是具有可編程的特性，用戶通過編程SRAM 單元的內(nèi)容設(shè)計(jì)實(shí)現(xiàn)所需的各種電路，當(dāng)FPGA 完成配制后，所制定的電路一般不再改變。分析完成配制后的FPGA 結(jié)構(gòu)可以發(fā)現(xiàn)，在FPGA 布線開關(guān)中每個(gè)被使用的多路選擇器只有1條有效的輸入線和1條被使用的有效路徑，并且在有效路徑之外的晶體管一直處于閑置狀態(tài)。從圖2 可以看出：在整個(gè)多路選擇器中只有3 個(gè)位于有效路徑上的晶體管處于工作狀態(tài)，其余19 個(gè)在有效路徑外的晶體管一直處于閑置狀態(tài)，這些閑置的晶體管同樣要消耗大量的漏電功耗。針對(duì)上述問題，本文提出了一種低功耗多路選擇器設(shè)計(jì)方法。該方法的主要思想是：將布線開關(guān)中多路選擇器分成若干個(gè)區(qū)域，每個(gè)區(qū)域擁有各自實(shí)現(xiàn)反向襯底偏置技術(shù)的控制電路，具體實(shí)現(xiàn)時(shí)僅對(duì)處于閑置狀態(tài)分區(qū)中的晶體管采用反向襯底偏置技術(shù)降低其靜態(tài)功耗，而有效路徑所經(jīng)過分區(qū)中的晶體管仍然維持其原來的狀態(tài)，確保電路正常工作。下面以16 選1 的多路選擇器為例闡述該方法實(shí)現(xiàn)的具體步驟。

步驟(1)，將多路選擇器分成4 個(gè)區(qū)，并分別用A，B，C，D 表示，分區(qū)結(jié)果如圖6 所示。

圖6 分區(qū)后的多路選擇器晶體管級(jí)結(jié)構(gòu)圖Fig.6 Structure of partition multiplexer transistor circuit

步驟(2)，以區(qū)為單位，為每個(gè)分區(qū)中的晶體管配備實(shí)現(xiàn)反向襯底偏置技術(shù)的電路，具體實(shí)現(xiàn)方式如圖7 所示。圖中，S 代表SARM 存儲(chǔ)單元，另外每個(gè)分區(qū)增加1 個(gè)SRAM 單元，通過配置該SRAM 單元的值就可以給區(qū)中的晶體管加上體偏置電壓VBS，用于增大晶體管的閾值電壓。

步驟(3)，確定多路選擇器中未被使用的區(qū)。實(shí)現(xiàn)這一步主要使用JBits 工具，JBits 是Xilinx 公司提供的一組用Java 語言實(shí)現(xiàn)API 函數(shù)，調(diào)用這些函數(shù)可以實(shí)現(xiàn)對(duì)FPGA 的配置位流文件按位回讀和定位修改等操作[14]。確定多路選擇器中未被使用的區(qū)具體操作分為2 步：1) 基于ISE 的FPGA 開發(fā)流程主要包括轉(zhuǎn)換、映射、布局布線等幾個(gè)主要階段，在布局布線階段產(chǎn)生的NCD 文件中包含當(dāng)前設(shè)計(jì)的全部物理實(shí)現(xiàn)信息。用XDL 工具用于將布局布線產(chǎn)生的NCD 文件轉(zhuǎn)變成以文本的方式表示的XDL 文件，從XDL 文件可獲得FPGA 中各種資源詳細(xì)的使用情況[15]，從而確定在該應(yīng)用設(shè)計(jì)中被使用的多路選擇器。2) 用JBits工具獲取和每個(gè)被使用多路選擇器相關(guān)聯(lián)的SRAM單元存儲(chǔ)值，并根據(jù)這些SRAM 單元的存儲(chǔ)值就可確定有效的輸入線和信號(hào)所經(jīng)過的有效路徑所在的區(qū)。以圖6 為例，如果S1～S6 的存儲(chǔ)值為“000100”，則可以確定在這個(gè)多路選擇器中，有效信號(hào)只經(jīng)過了A區(qū)，剩下的B，C 和D 3 個(gè)分區(qū)均未被使用。

圖7 以區(qū)為單位的反向襯底偏置技術(shù)實(shí)現(xiàn)圖Fig.7 Implementation of reverse body-bias technology in district unit

步驟(4)，降低多路選擇器中未被使用區(qū)內(nèi)閑置晶體管的功耗。當(dāng)確定多路選擇器中未被使用的分區(qū)后，就可以采用反向襯底偏置技術(shù)降低未被使用區(qū)內(nèi)所有晶體管的泄漏電流，即通過配制圖7 中SRAM 單元，使該分區(qū)內(nèi)的晶體管加上產(chǎn)生高閾值電壓的體偏電壓。隨著閾值電壓的增加，晶體管的亞閾值泄漏電流被有效地抑制，因此，可大幅度降低晶體管的靜態(tài)功耗。同時(shí)，有效路徑所經(jīng)過分區(qū)中的所有晶體管保持原狀態(tài)不變，確保了電路的正常工作。以圖6 為例，由于有效信號(hào)的路徑只經(jīng)過了A 區(qū)，因此，B，C 和D 3 個(gè)區(qū)中的晶體管都可采用反向襯底偏置技術(shù)降低其靜態(tài)功耗，A 區(qū)中的晶體管則保持其原來狀態(tài)，保證了電路的正常工作。

3 實(shí)驗(yàn)與結(jié)果分析

基于TSMC 0.18 μm CMOS 工藝，電源電壓為1.8 V，在HSPICE 仿真平臺(tái)下對(duì)多路選擇器電路優(yōu)化前后的靜態(tài)功耗進(jìn)行模擬分析。表1 所示為體偏置電壓分別在-0.6，-0.8，-1.0 和-1.2 V 時(shí)新型結(jié)構(gòu)多路選擇器和傳統(tǒng)結(jié)構(gòu)多路選擇器在不同溫度下靜態(tài)功耗。圖8 所示為多路選擇器結(jié)構(gòu)優(yōu)化前后整體靜態(tài)功耗的量化對(duì)比。

從表1 和圖8 可以看出：無論是在25 ℃還是在100 ℃的條件下，采用反向襯底偏置技術(shù)后的多路選擇器的靜態(tài)功耗都有較大的降幅。在100 ℃時(shí)，4 種不同體偏置電壓條件下多路選擇的靜態(tài)功耗平均值約為12.5 nW，與傳統(tǒng)結(jié)構(gòu)多路選擇器的靜態(tài)功耗17.6 nW 相比，降低了約28.97%。此外，從圖8 還可以看出：在相同溫度的條件下，隨著體偏置電壓降低多路選擇器的靜態(tài)功耗也呈下降趨勢(shì)，即負(fù)偏壓越低靜態(tài)功耗優(yōu)化效果越明顯。

表1 多路選擇器優(yōu)化前后的靜態(tài)功耗Table 1 Static power of multiplexer before and after optimization 靜態(tài)功耗/nW

圖8 多路選擇器優(yōu)化前后靜態(tài)功耗的對(duì)比Fig.8 Comparison of static power of multiplexer before and after optimization

在FPGA 的應(yīng)用設(shè)計(jì)中，為了確保FPGA 布局、布線及映射的靈活性通常有相當(dāng)一部分資源未被使用，這些未被使用的資源要消耗大量的靜態(tài)功耗，文獻(xiàn)[4]研究表明，當(dāng)FPGA 中可編程邏輯塊資源的利用率為50%時(shí)，F(xiàn)PGA 中未被使用的資源所消耗的靜態(tài)功耗約占FPGA 總靜態(tài)功耗的56%，在這些未被使用的資源中存在大量閑置的多路選擇器，這些閑置的多路選擇器同樣可以采用本文所提出的方法進(jìn)行靜態(tài)功耗優(yōu)化，具體實(shí)現(xiàn)步驟是：

(1) 確定FPGA 中未被使用的多路選擇器。與前面提到的方法相同，用Xilinx 公司的ISE 工具對(duì)所設(shè)計(jì)的項(xiàng)目進(jìn)行綜合、映射、布局布線產(chǎn)生NCD 文件。再用XDL 工具將布局布線產(chǎn)生的NCD 文件轉(zhuǎn)變成以文本的方式表示的XDL 文件，根據(jù) XDL 文件的內(nèi)容確定該設(shè)計(jì)中FPGA 內(nèi)未被使用的多路選擇器。

(2) 對(duì)未被使用的多路選擇器中所有晶體管采用反向襯底偏置技術(shù)進(jìn)行靜態(tài)功耗優(yōu)化。由于未使用的多路選擇器中沒有信號(hào)經(jīng)過，因此可以將這些閑置的多路選擇器中所有的晶體管都加上體偏置電壓，增加閾值電壓低其靜態(tài)功耗。

由于在FPGA 的布線開關(guān)中存在大量閑置的多路選擇器，因此，當(dāng)該方法應(yīng)用于FPGA 中閑置多路選擇器功耗優(yōu)化時(shí)可以大幅降低FPGA 的靜態(tài)功耗。

4 結(jié)論

(1) 提出了一種適合于FPGA 的低功耗多路選擇器設(shè)計(jì)方法，該方法根據(jù)完成配制后的FPGA 中被使用多路選擇器的結(jié)構(gòu)特點(diǎn)，采用反向襯底偏置技術(shù)對(duì)FPGA 中被使用的多路選擇器泄漏功耗進(jìn)行優(yōu)化。實(shí)驗(yàn)結(jié)果表明，該方法在保持電路性能的前提下，以少量的面積開銷為代價(jià)，可大幅度降低多路選擇器的低靜態(tài)功耗。

(2) 充分考慮了完成配制后的FPGA 中多路選擇器內(nèi)絕大部分晶體管處在閑置狀態(tài)這一特點(diǎn)，提出了只針對(duì)FPGA 中被使用的多路選擇器內(nèi)閑置晶體管的泄漏電流進(jìn)行優(yōu)化的方法，該方法解決了反向襯底偏置技術(shù)在降低靜態(tài)功時(shí)增加電路延時(shí)的缺陷，同時(shí)也提出了一種根據(jù)FPGA 中資源的使用情況決定其功耗優(yōu)化方法的思路。

(3) 本文所提出的方法不但可以降低FPGA 中被使用多路選擇器的靜態(tài)功耗，而且可降低FPGA 中未被使用的多路選擇器的靜態(tài)功耗。由于在基于FPGA應(yīng)用設(shè)計(jì)中通常包括大量閑置的多路選擇器，因此，當(dāng)將該方法應(yīng)用于FPGA 中未被使用的多路選擇器時(shí)，可以進(jìn)一步大幅度降低FPGA 中的靜態(tài)功耗。

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