基于FPGA的SATA主機端控制器鏈路層發(fā)送模塊設計

張慶順,劉贊，郭寶增，張鎖良

(河北大學 電子信息工程學院，河北 保定　071002)

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基于FPGA的SATA主機端控制器鏈路層發(fā)送模塊設計

張慶順,劉贊，郭寶增，張鎖良

(河北大學 電子信息工程學院，河北 保定071002)

計算機系統(tǒng)中SATA(serial advanced technology attachment)主機端控制器采用專用總線轉(zhuǎn)換芯片和軟件控制方式.為使得以FPGA(field-programmable gate array)為控制核心的電子系統(tǒng)可以直接使用SATA3.0硬盤作為數(shù)據(jù)存儲介質(zhì)，借鑒ATA1-7、SATA1.0、SATA2.0、SATA3.0等相關協(xié)議，提出了一種基于FPGA的SATA3.0主機端控制器的鏈路層發(fā)送功能模塊的設計與實現(xiàn)方法，成功實現(xiàn)了數(shù)據(jù)在發(fā)送過程中的校驗、加擾以及流量控制等相關功能.仿真結(jié)果表明：本控制器數(shù)據(jù)處理速度可達600 MB/s，驗證了設計的正確性.

FPGA；ATA協(xié)議；SATA協(xié)議；主機端控制器

SATA(serial advanced technology attachment)是一種連接主機總線適配器和大容量存儲設備的串行數(shù)據(jù)傳輸協(xié)議，主要應用于存儲系統(tǒng)的數(shù)據(jù)傳輸.隨著硬盤技術的發(fā)展，硬盤容量越來越大，接口傳輸速度越來越快，傳統(tǒng)PATA(parallel advanced technology attachment)協(xié)議接口的不足日益明顯.目前，PATA協(xié)議的主流是ATA-100協(xié)議和ATA-133協(xié)議，使用80根排線作為數(shù)據(jù)線、地址線和控制線.在傳輸速度方面，ATA-100的速度是100 MB/s，ATA-133的速度是133 MB/s.隨著傳輸速度的不斷提高，PATA總線間的相互干擾越來越難以抑制，過高的傳輸誤碼率導致傳輸后的數(shù)據(jù)無法使用.當傳輸速度達到133 MB/s時，并行傳輸技術已無法有效抑制總線信號之間的串擾，基于串行傳輸技術的SATA協(xié)議接口應運而生，其采用的高速差分串行傳輸技術從根本上解決了因串擾導致的傳輸誤碼問題.

2001年，Intel、DELL、Seagate等幾大廠商組成了Serial ATA委員會，提出了第1代SATA協(xié)議標準，以取代PATA.SATA1.0的傳輸速度可達150 MB/s，超越了當時傳輸速度最快的PATA(ATA-133).2005年發(fā)布了第2代SATA 標準，SATA2.0的傳輸速度可達到300 MB/s.2009年發(fā)布了第3代SATA協(xié)議標準，其傳輸速度可達600 MB/s，但還遠遠沒有達到串行傳輸技術的極限，第4代SATA標準有望達到1.2 GB/s.隨著硬盤及計算機技術的發(fā)展，SATA 標準還將得以延續(xù).此外，SATA協(xié)議接口支持熱插拔，并提高了CRC(cyclic redundancy check)對數(shù)據(jù)、命令和狀態(tài)包檢錯的能力，提高了數(shù)據(jù)傳輸?shù)目煽啃訹1].

雖然SATA芯片接口速度越來越高，應用越來越廣泛，但是針對SATA芯片開發(fā)的核心技術絕大多數(shù)都被國外的一些大公司所掌握，國內(nèi)主要是購買國外的集成芯片，并無自主研發(fā)的成果.文獻[1-3]也都是基于SATA2.0協(xié)議控制器的研究，在處理速度和設計方法上均有別于SATA3.0控制器的設計.鑒于此，為了實現(xiàn)以FPGA為核心的電子系統(tǒng)與SATA3.0接口的硬盤進行高速數(shù)據(jù)存儲與讀取功能，提出了一種基于FPGA芯片XC5VLX110T的SATA3.0主機端控制器的鏈路層發(fā)送功能模塊的設計與實現(xiàn)方法，成功實現(xiàn)了數(shù)據(jù)在發(fā)送過程中的CRC計算、加擾以及流量控制等相關功能，處理速度可達600 MB/s，符合SATA3.0協(xié)議的標準.

1　SATA3.0協(xié)議鏈路層發(fā)送模塊頂層設計

鏈路層位于物理層與傳輸層之間，主要用于校驗和流量控制.在鏈路層進行數(shù)據(jù)傳輸?shù)倪^程中，需要進行一系列操作，包括數(shù)據(jù)的CRC計算、數(shù)據(jù)加擾以及流量控制等，而這些操作都是依靠主機端與設備端原語的相互交互完成的[2].SATA3.0協(xié)議中定義了18種不同類型的原語，每種原語都是1個32位的控制字，本設計中的鏈路層發(fā)送狀態(tài)機根據(jù)設備端反饋的原語控制主機端原語的生成與發(fā)送，從而實現(xiàn)主機端與設備端原語的交互.

圖1為發(fā)送模塊頂層設計示意圖，主要分為鏈路層發(fā)送FIFO(first input first output)、鏈路層發(fā)送狀態(tài)機、加擾器、CRC校驗器4部分[3].當傳輸層有數(shù)據(jù)需要發(fā)送時首先向鏈路層控制器發(fā)送請求信號，此時tx_request信號置1，同時傳輸層開始將FIS(frame lnformation structure)幀寫入鏈路層發(fā)送FIFO中.在空閑狀態(tài)時，主機端與設備端沒有建立數(shù)據(jù)通路，僅保持同步原語的交互，因此當主機端需要向設備端發(fā)送數(shù)據(jù)時，在數(shù)據(jù)通路建立完成前，不能進行數(shù)據(jù)的傳輸，若沒有鏈路層發(fā)送FIFO，傳輸層發(fā)送的FIS幀必會丟失部分數(shù)據(jù).本文中鏈路層發(fā)送FIFO的作用是緩存?zhèn)鬏攲拥臄?shù)據(jù)，保證數(shù)據(jù)的完整性.當主機與設備通過原語建立數(shù)據(jù)通路后，主機端物理層會向鏈路層反饋PhyRdy信號，此時發(fā)送狀態(tài)機使能FIFO讀和加擾器使能信號Scramble_en.根據(jù)Xilinx芯片的FIFO IP核的時序特性，當FIFO讀使能有效時，數(shù)據(jù)將延遲1個時鐘輸出，而設計的加擾器產(chǎn)生的擾碼序列也會延遲1個時鐘輸出，所以應同時使能FIFO讀和Scramble_en信號，二者的輸出數(shù)據(jù)經(jīng)異或操作后通過Link_data端輸出.當一幀數(shù)據(jù)傳輸完畢或者發(fā)送狀態(tài)機接收到物理層反饋的DMA中斷傳輸原語DMAT時，將CRC校驗和與加擾器產(chǎn)生的擾碼值異或并通過Link_data端輸出.最后鏈路層發(fā)送狀態(tài)機發(fā)送原語WTRM，等待設備端的校驗結(jié)果，并將結(jié)果反饋到傳輸層[4].

2　加擾器模塊的設計與實現(xiàn)

根據(jù)不同的需求，加擾器具體的實現(xiàn)結(jié)構(gòu)與擾碼值都不盡相同.SATA3.0協(xié)議給出了一種并行實現(xiàn)的算法.圖2是SATA3.0協(xié)議給出的加擾器的實現(xiàn)結(jié)構(gòu)，M1和M2是2個16×16的矩陣，協(xié)議規(guī)定了加擾器的初始值是十六進制數(shù)f0 f60 000,當拉高加擾器使能之后，M1、M2分別輸出擾碼值的高16位和低16位，并且M1輸出的高16位值會賦值給寄存器REG，進行下一次擾碼計算[5].

圖1　發(fā)送模塊頂層設計示意Fig.1　Transmit module top design diagram

圖2　加擾器的實現(xiàn)結(jié)構(gòu)Fig.2　Scrambler implementation structure

圖3為加擾器的仿真圖，本文用Verilog 硬件描述語言實現(xiàn)了加擾器模塊.協(xié)議給出了加擾器產(chǎn)生的部分擾碼序列，如表1所示.

圖3　加擾器仿真Fig.3　Scrambler simulation diagram

圖3表明，加擾器未在復位狀態(tài)即rst=0，加擾器的使能端enable為1，并且當時鐘上升沿來臨時輸出第1個擾碼值，經(jīng)過比對，用Verilog實現(xiàn)的加擾器產(chǎn)生的擾碼值與協(xié)議給出的擾碼序列一一對應，因此，加擾器模塊滿足協(xié)議的要求.

表1　擾碼序列

3　CRC校驗模塊的設計與實現(xiàn)

CRC校驗模塊具有傳輸數(shù)據(jù)檢錯功能，通過對數(shù)據(jù)進行多項式計算，并將得到的結(jié)果附在幀的后面，接收設備也執(zhí)行類似的算法，以保證數(shù)據(jù)傳輸?shù)恼_性和完整性.根據(jù)不同的需求，CRC校驗模塊的具體實現(xiàn)結(jié)構(gòu)也不同.圖4是SATA3.0協(xié)議給出的CRC校驗模塊的實現(xiàn)結(jié)構(gòu)，協(xié)議規(guī)定了CRC校驗的初始校驗值是十六進制數(shù)52 325 032，當數(shù)據(jù)來臨時，數(shù)據(jù)與寄存器REG中存儲的CRC校驗值進行異或運算，運算結(jié)果進入CRC計算邏輯塊得到新的CRC校驗值，新的CRC校驗結(jié)果存放在REG中，當一幀數(shù)據(jù)CRC計算全部完成后，REG中的CRC校驗和經(jīng)過加擾后輸出到幀數(shù)據(jù)末尾，否則REG中的CRC校驗值始終與輸入的數(shù)據(jù)進行異或運算，并計算新的CRC校驗值，重復這一操作，直到一幀數(shù)據(jù)CRC計算全部完成[6].

圖5是CRC校驗模塊的仿真圖，本文用Verilog硬件描述語言實現(xiàn)了CRC校驗塊.協(xié)議給出了一組測試數(shù)據(jù)流，并給出了相應的CRC校驗結(jié)果，如表2所示.

圖4　CRC校驗和的實現(xiàn)結(jié)構(gòu)Fig.4　CRC checksum implementation structure

測試數(shù)據(jù)流CRC值0x003080270x11E353FD0xE12345670x0F656DA70x000000000x3D14369C0x000000020x92D0D6810x000000000x319FFF6F

圖5　CRC校驗塊仿真Fig.5　CRC check block simulation diagram

圖5表明，CRC校驗塊未在復位狀態(tài)即rst=0，CRC校驗塊的使能端crc_en為1，并且時鐘上升沿來臨時開始計算并輸出第1個CRC校驗值，經(jīng)過比對，用Verilog實現(xiàn)的CRC校驗模塊在數(shù)據(jù)流是0 x00 308 027、0 xE1 234 567、0 x00 000 000、0 x00 000 002、0 x00 000 000時輸出的CRC校驗值與協(xié)議給出的校驗值相同，因此，CRC校驗模塊滿足協(xié)議的要求.

4　鏈路層發(fā)送狀態(tài)機的設計與實現(xiàn)

當主機向設備發(fā)送數(shù)據(jù)時，主機端鏈路層發(fā)送狀態(tài)機根據(jù)傳輸層的發(fā)送請求，啟動數(shù)據(jù)發(fā)送，通過各類原語的發(fā)送與接收實現(xiàn)主機與設備之間的數(shù)據(jù)傳輸與流量控制.鏈路層發(fā)送狀態(tài)機共有9個狀態(tài)：L_IDLE主機空閑狀態(tài)、L_SendChkRdy主機發(fā)送準備就緒狀態(tài)、L_SendSOF主機發(fā)送幀頭原語狀態(tài)、L_SendData主機發(fā)送數(shù)據(jù)狀態(tài)、L_RcvrHold設備暫停接收狀態(tài)、L_SendHold主機暫停發(fā)送狀態(tài)、 L_SendCRC發(fā)送CRC狀態(tài)、L_SendEOF發(fā)送幀結(jié)束原語狀態(tài)和L_Wait等待設備校驗狀態(tài)[7].

鏈路層發(fā)送狀態(tài)機狀態(tài)轉(zhuǎn)換如圖6所示.

主機無操作時發(fā)送狀態(tài)機處于L_IDLE狀態(tài).當主機端傳輸層需要向鏈路層發(fā)送數(shù)據(jù)時，發(fā)送請求信號，tx_request信號置1，狀態(tài)機跳轉(zhuǎn)到L_SendChkRdy狀態(tài)，并發(fā)送X_RDYp原語.

狀態(tài)機處于L_SendChkRdy狀態(tài)時，當物理層反饋信號PhyRdy有效并且鏈路層接收到設備端反饋的R_RDYp原語時，說明設備端已準備好接收數(shù)據(jù)，并且主機端物理層準備就緒，鏈路層發(fā)送狀態(tài)機跳轉(zhuǎn)到L_SendSOF狀態(tài).

狀態(tài)機處于L_SendSOF狀態(tài)時發(fā)送幀頭SOFp原語，并拉高鏈路層發(fā)送FIFO讀使能和加擾器使能，鏈路層發(fā)送狀態(tài)機跳轉(zhuǎn)到L_SendData狀態(tài).

圖6　狀態(tài)轉(zhuǎn)換Fig.6　State transition diagram

狀態(tài)機處于L_SendData狀態(tài)時發(fā)送數(shù)據(jù)，將數(shù)據(jù)與加擾器產(chǎn)生的擾碼序列進行異或運算后發(fā)送給物理層，當設備端需要暫停接收數(shù)據(jù)時，主機端會接收到設備端反饋的HOLDp原語，狀態(tài)機跳轉(zhuǎn)到L_RcvrHold狀態(tài)，并發(fā)送HOLDAp原語；當主機端數(shù)據(jù)沒有發(fā)送完畢且FIS幀沒有封裝完成時，主機會暫停發(fā)送數(shù)據(jù)，狀態(tài)機跳轉(zhuǎn)到L_SendData狀態(tài)，并發(fā)送HOLDp原語；當數(shù)據(jù)傳輸完畢時，即tx_request信號置0并且鏈路層發(fā)送FIFO的empty信號置1時，狀態(tài)機跳轉(zhuǎn)到L_SendCRC狀態(tài)[8].

狀態(tài)機處于L_SendHold狀態(tài)時，當主機端FIS幀封裝完成后，狀態(tài)機跳轉(zhuǎn)到L_SendData狀態(tài)；當接收到設備端反饋的HOLDp原語時，狀態(tài)機跳轉(zhuǎn)到L_RcvrHold狀態(tài)，并發(fā)送HOLDAp原語；當接收到設備端反饋的DMATp中斷原語時，狀態(tài)機跳轉(zhuǎn)到L_SendCRC狀態(tài).

狀態(tài)機處于L_RcvrHold狀態(tài)時，設備端暫停接收數(shù)據(jù)，當主機端鏈路層接收到設備端反饋的非HOLDp原語數(shù)據(jù)時，狀態(tài)機跳轉(zhuǎn)到L_SendData狀態(tài).

狀態(tài)機處于L_SendCRC狀態(tài)時，將CRC值與擾碼序列進行異或運算后發(fā)送給物理層，狀態(tài)機跳轉(zhuǎn)到L_SendEOF狀態(tài).

狀態(tài)機處于L_SendEOF狀態(tài)時，發(fā)送EOFp原語，狀態(tài)機跳轉(zhuǎn)到L_Wait狀態(tài).

狀態(tài)機處于L_Wait狀態(tài)時，發(fā)送WTRMp原語，并等待設備端反饋的校驗結(jié)果，當主機端接收到設備端的校驗結(jié)果之后，狀態(tài)機跳轉(zhuǎn)回L_IDLE狀態(tài).

本文沒有單獨對發(fā)送狀態(tài)機模塊進行仿真，而是在鏈路層發(fā)送模塊仿真的過程中，通過輸入不同的原語，實現(xiàn)了發(fā)送狀態(tài)機的跳轉(zhuǎn)，對數(shù)據(jù)的傳輸實現(xiàn)了流量控制，從而驗證了發(fā)送狀態(tài)機狀態(tài)跳轉(zhuǎn)的正確性[9].

5　仿真驗證

鏈路層發(fā)送模塊具有主機端暫停發(fā)送數(shù)據(jù)狀態(tài)的仿真圖(圖7)，鏈路層發(fā)送模塊具有設備端暫停接收數(shù)據(jù)狀態(tài)的時序仿真圖見圖8.協(xié)議中給出了一組測試數(shù)據(jù)流，并且給出了數(shù)據(jù)在經(jīng)過加擾之后的輸出結(jié)果，如表3所示.

圖7表明，當tx_request為1并且接收到設備端反饋的原語R_RDYp(4A 4A9 57C)時，link_data開始輸出數(shù)據(jù)幀頭SOFp原語(37 37B 57C)，下一時鐘link_data開始輸出加擾后的數(shù)據(jù)，F(xiàn)IFO中寫入了3個有效數(shù)據(jù)，當FIFO中的3個數(shù)據(jù)全部讀出之后，F(xiàn)IFO的empty信號為1，但tx_request信號仍是1，主機端請求暫停發(fā)送數(shù)據(jù)，link_data發(fā)送HOLDp原語(D5 D5A A7C)，在一定的時鐘之后FIFO寫使能為1，寫入了2個數(shù)據(jù)，link_data輸出加擾后的幀數(shù)據(jù)，當FIFO中的數(shù)據(jù)全部讀出并且tx_request為0時，link_data輸出加擾后的CRC校驗和，下一時鐘link_data輸出數(shù)據(jù)幀尾EOFp(D5 D5B 57C)，之后輸出WTRMp(58 58B 57C)等待設備端反饋的校驗結(jié)果.仿真結(jié)果和協(xié)議中給出的輸出結(jié)果相同并完成了鏈路層流量控制，本設計滿足SATA3.0協(xié)議鏈路層發(fā)送模塊的功能要求.

圖7　鏈路層發(fā)送模塊仿真Fig.7　Link Layer sending module simulation diagram

FIS數(shù)據(jù)擾碼加擾后數(shù)據(jù)FIS數(shù)據(jù)擾碼加擾后數(shù)據(jù)3737B57CN/A3737B57C000000023452D3543452D35600308027C2D2768DC2E2F6AA000000008A5595028A559502E12345671F26B368FE05F60F319FFF6FBB1ABE1B8A85417400000000A508436CA508436CD5D5B57CN/AD5D5B57C

圖8表明，當tx_request為1并且接收到設備端反饋的原語R_RDYp(4A 4A9 57C)時，link_data開始輸出數(shù)據(jù)幀頭SOFp原語(37 37B 57C)，下一時鐘link_data開始輸出加擾后的數(shù)據(jù)，F(xiàn)IFO中寫入了5個有效數(shù)據(jù)，當讀出FIFO中3個數(shù)據(jù)之后，設備端請求暫停接收數(shù)據(jù)，設備端發(fā)送原語HOLDp(D5 D5A A7C)，鏈路層接收到設備端的HOLDp原語，鏈路層不再讀取FIFO中的數(shù)據(jù)，link_data發(fā)送HOLDAp原語(95 95A A7C)，在一定的時鐘之后鏈路層接收到設備端反饋的非HOLDp原語數(shù)據(jù)，link_data在下一時鐘開始輸出加擾后的幀數(shù)據(jù)，當FIFO中的數(shù)據(jù)全部讀出并且tx_request為0時，link_data輸出加擾后的CRC校驗和，下一時鐘link_data輸出數(shù)據(jù)幀尾EOFp(D5 D5B 57C)，之后輸出WTRMp(58 58B 57C)等待設備端反饋的校驗結(jié)果.仿真結(jié)果和協(xié)議中給出的輸出結(jié)果相同并完成了鏈路層流量控制，本設計滿足SATA3.0協(xié)議鏈路層發(fā)送模塊的功能要求.

圖8　鏈路層發(fā)送模塊仿真Fig.8　Link Layer sending module simulation diagram

6　結(jié)論

選用Xilinx公司的FPGA芯片XC5VLX110T，并在開發(fā)環(huán)境Xilinx ISE中對其功能進行了仿真，仿真結(jié)果表明：所設計的SATA3.0協(xié)議鏈路層發(fā)送模塊能夠在1個時鐘周期內(nèi)正確處理1個四字節(jié)數(shù)據(jù)，即32位二進制數(shù)據(jù)，并且通過加擾、CRC校驗功能保證了數(shù)據(jù)在鏈路層傳輸過程中的穩(wěn)定性.由于XC5VLX110T芯片的參考時鐘頻率為150 MHz，經(jīng)過物理層8b/10b編碼后，設計的SATA主機端控制器的處理速度可達600 Mb/s，經(jīng)并串轉(zhuǎn)換后，串行傳輸速度可達6 Gb/s，完全符合SATA3.0協(xié)議的標準.

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ZHANG Qingshun,ZHOU Shuanzhu,ZHANG Suoliang.Implementation and simulation of FPGA-based IP over CCSDS protocol long frame split[J].Journal of Hebei University (Natural Science Edition),2015,35(2):204-209.DOI:10.3969/j.issn.1000-1565.2015.02.017.

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(責任編輯：王蘭英)

Design of FPGA-based SATA host controller in the link layer delivery

ZHANG Qingshun,LIU Zan,GUO Baozeng,ZHANG Suoliang

(Electronic Information Engineering College,Hebei University,Baoding 071002,China)

SATA(serial advanced technology attachment)3.0 disk as a data storage medium cannot be directly used in electronic systems represented by FPGA(Field-programmable gate array).Referring to ATA1-7,SATA serial advanced technology attachment 1.0,SATA2.0,SATA3.0 and other relavant protocols,this paper proposes a design and implementation method originated from SATA3.0 host controller which is based on FPGA in the link layer of sending module.This method is successfully implemented in sending data validation,scrambling and flowing control.Simulation results are also provided.The results show that the data processing speed of the controller is 600 MB/s which verify the success of the design.

FPGA；ATA protocol；SATA protocol；host controller

10.3969/j.issn.1000-1565.2016.02.018

2015-10-27

河北省自然科學基金資助項目(F2011201045)

張慶順(1979—)，男，陜西漢中人，河北大學講師，主要從事通信系統(tǒng)的研究.E-mail:87086486@qq.com

張鎖良(1966—)，男，河北藁城人，河北大學教授，主要從事高速數(shù)據(jù)通信的研究.E-mail:zhangsl@hbu.cn

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1000-1565(2016)02-0218-07