基于SOPC技術(shù)和模糊控制理論的數(shù)控機(jī)床控制系統(tǒng)的設(shè)計(jì)

覃莉莉

（柳州鐵道職業(yè)技術(shù)學(xué)院，廣西 柳州545007）

［工業(yè)技術(shù)與創(chuàng)新］

基于SOPC技術(shù)和模糊控制理論的數(shù)控機(jī)床控制系統(tǒng)的設(shè)計(jì)

覃莉莉

（柳州鐵道職業(yè)技術(shù)學(xué)院，廣西 柳州545007）

本文提出了一種基于SOPC技術(shù)和模糊控制理論的數(shù)控機(jī)床XY工作臺(tái)控制系統(tǒng)解決方案，通過Quartus II、Nios II IDE和SOPCBuilder等整套開發(fā)工具完成了SOPC系統(tǒng)的開發(fā)。

數(shù)控機(jī)床；控制系統(tǒng)；模糊控制理論；SOPC；Nios II

SOPC（System On a Programmable Chip），是在一塊硅片上利用可編程邏輯控制技術(shù)集成整個(gè)系統(tǒng)的一項(xiàng)技術(shù)。SOPC可以用來進(jìn)行電子信息處理和嵌入式系統(tǒng)的設(shè)計(jì)。本文設(shè)計(jì)的數(shù)控機(jī)床控制系統(tǒng)中是基于FPGA嵌入IP軟核的應(yīng)用。

一、SOPC系統(tǒng)的設(shè)計(jì)

SOPC（System On a Programmable Chip）利用一個(gè)芯片就可以完成全部的邏輯處理，其硬件采用FPGA。這種微處理器系統(tǒng)采用嵌入式的結(jié)構(gòu)設(shè)計(jì)。建立在SOPC技術(shù)基礎(chǔ)上的Nios II處理器是一種32位的RISC處理器軟內(nèi)核。可以完成SOPC系統(tǒng)開發(fā)的整套工具，目前市場上主要有Nios II IDE、SOPC Builder以及Quartus II等。

典型的Nios II的微控制器包含Avalon總線、I/O控制器、微處理器內(nèi)核、定時(shí)器、存儲(chǔ)器控制單元和必要的外圍控制部分。圖1所示的SOPC系統(tǒng)架構(gòu)是基于數(shù)控機(jī)床控制系統(tǒng)的要求而設(shè)計(jì)的。

圖1　SOPC系統(tǒng)架構(gòu)

二、定制Nios II微控制器軟核

根據(jù)數(shù)控系統(tǒng)的控制要求，本文對(duì)Nios II微控制器軟核進(jìn)行了配置。這個(gè)配置包括：中央處理器模塊、SDRAM控制模塊、UART控制模塊、EPCS控制模塊、反饋模塊，頻率發(fā)生控制器、RAM寫入模塊以及電機(jī)控制模塊。

其定制過程如下：

（1）構(gòu)建系統(tǒng)軟核

在SOPC Builder界面中，根據(jù)SOPC系統(tǒng)架構(gòu)構(gòu)建系統(tǒng)軟核，設(shè)定系統(tǒng)時(shí)鐘頻率為50MHz。本系統(tǒng)對(duì)要求具備高速的響應(yīng)速度，因此在NiosⅡCPU的三種類型中選擇快速型NiosⅡ/f的軟核類型。JATG調(diào)試模塊在系統(tǒng)運(yùn)行的過程中將占用較多的系統(tǒng)資源，為了確保系統(tǒng)調(diào)試能順利地加入JATG，減少系統(tǒng)所占用的軟硬件資源，需要在完成系統(tǒng)的調(diào)試之后，把debugging level設(shè)置為No Debugger。

（2）建立SDRAM模塊

SDRAM諸如刷新、初始化等邏輯控制由SDRAM控制器來實(shí)現(xiàn)。物理層面上FPGA跟SDRAM是連接在一起的，SDRAM控制器的參數(shù)設(shè)定如下：行地址（Rowaddress）12位，列地址（Column address）8位，數(shù)據(jù)位寬（Data width）16位。通過SDRAM控制器將SDRAM用作大容量存儲(chǔ)器。

（3）建立EPCS控制器：EPCS用于存儲(chǔ)FPGA配置數(shù)據(jù)和Nios II程序代碼。

（4）建立JTAG UART控制器：JTAG UART用于Nios II應(yīng)用程序的調(diào)試。

（5）建立UART控制器：RS232的時(shí)序協(xié)議利用異步收發(fā)器（UART）控制器來實(shí)現(xiàn)。其功能在于提供波特率，且波特率可以根據(jù)需要進(jìn)行調(diào)節(jié)。訪問UART模塊，在Nios II系統(tǒng)中，利用Avalon總線可以很容易實(shí)現(xiàn)，Avalon總線允許Avalon主外設(shè)（例如Nios II處理器）通過簡單的讀和寫控制寄存器以及數(shù)據(jù)寄存器與該UART核實(shí)現(xiàn)通信。設(shè)置串口通信波特率為19200，停止位1位，數(shù)據(jù)位8位，沒有奇偶性的檢驗(yàn)。

（6）建立系統(tǒng)ID外設(shè)：生成Nios II系統(tǒng)時(shí)，會(huì)配置唯一的ID號(hào)，并存入System ID寄存器，用以鑒定Nios II程序是否與系統(tǒng)匹配。如不匹配，程序?qū)o法下載到Nios II系統(tǒng)。

（7）添加PIO接口，所添加的PIO接口主要包括：RAM 寫PIO、反饋PIO、行程開關(guān)PIO、加入電機(jī)運(yùn)行參數(shù)PIO（輸出類型）、基準(zhǔn)頻率控制PIO、開始控制PIO。

最后生成Nios II系統(tǒng)。

三、系統(tǒng)核外邏輯的設(shè)計(jì)與構(gòu)建

（1）鎖相環(huán)PLL模塊的建立

鎖相環(huán)的功能在于解決系統(tǒng)各種設(shè)備間的時(shí)鐘同步問題。它可以實(shí)現(xiàn)延時(shí)的功能，調(diào)節(jié)時(shí)鐘信號(hào)。鎖相環(huán)的設(shè)計(jì)對(duì)于整個(gè)系統(tǒng)而言，意義重大。

本設(shè)計(jì)中為Nois II軟核提供時(shí)鐘的是20MHz的有源晶振，這個(gè)晶振外接在FPGA上。把有源晶振的倍頻設(shè)定在100MHz（c0）。為SDRAM提供同樣頻率時(shí)鐘的是圖2中所設(shè)計(jì)的PLL的c1。其頻率的設(shè)定跟有源晶振的頻率一致，偏移量取-75deg。

（2）電機(jī)控制模塊

電機(jī)控制模塊主要由PWM發(fā)生模塊、計(jì)數(shù)模塊和電機(jī)選擇模塊構(gòu)成，如圖3為其結(jié)構(gòu)框圖。

四、相關(guān)硬件電路設(shè)計(jì)

1.電源模塊

電源模塊是保證嵌入式系統(tǒng)工作的前提條件之一，在本系統(tǒng)中，電源模塊主要負(fù)責(zé)給FPGA以及后續(xù)的電路供電，使用LM1085_3.3V來實(shí)現(xiàn)從5V轉(zhuǎn)到3.3V，并且在輸入端和輸出端加濾波電容，保證供電穩(wěn)定。圖4為電源模塊電路圖。

2.速度檢測(cè)反饋電路

光電編碼盤角度檢測(cè)傳感器是一種廣泛應(yīng)用的編碼式數(shù)字傳感器，它將測(cè)得的角度位移轉(zhuǎn)換為脈沖形式的數(shù)字信號(hào)輸出。其電路原理圖見圖5所示。

3.電機(jī)驅(qū)動(dòng)電路

驅(qū)動(dòng)電路開關(guān)管選用絕緣柵型功率管IGBT。本系統(tǒng)選用美國SGS公司生產(chǎn)的專用集成驅(qū)動(dòng)芯片PBL3717。該芯片構(gòu)建的電路，不同于傳統(tǒng)分離元件組成的電路，避免了工作電路復(fù)雜、使用元件多、開啟和關(guān)斷時(shí)間長等缺點(diǎn)。

PBL3717柵極驅(qū)動(dòng)器能夠在驅(qū)動(dòng)一個(gè)高壓側(cè)的同時(shí)，驅(qū)動(dòng)一個(gè)低壓側(cè)的功率MOSFET，能夠在一個(gè)高性能的封裝里實(shí)現(xiàn)大部分的功能。在設(shè)計(jì)時(shí)，只需要添加一路控制電源和少量分立元件即可。PBL3717芯片即可采用自舉自容實(shí)現(xiàn)MOSFET的驅(qū)動(dòng)。其導(dǎo)通/關(guān)斷時(shí)間為120/94ns，驅(qū)動(dòng)能力為I0+/-=3A/3A，偏值電壓可達(dá)500V，開關(guān)頻率可以從數(shù)十赫茲達(dá)數(shù)百千赫茲，同時(shí)PBL3717還具有欠壓告警、欠壓封鎖、過流保護(hù)之功能等比較完善的保護(hù)功能。所以驅(qū)動(dòng)電路選用2片PBL3717驅(qū)動(dòng)兩個(gè)H橋。

圖2　PLL模塊圖形符號(hào)

圖3　電機(jī)控制模塊結(jié)構(gòu)框圖

圖4　電源模塊電路圖

4.系統(tǒng)復(fù)位電路

根據(jù)數(shù)控系統(tǒng)的控制需求，本設(shè)計(jì)需要把處理器嵌入到FPGA內(nèi)部。而FPGA在每次配置的加載都會(huì)被復(fù)位，這樣的復(fù)位自動(dòng)進(jìn)行?；谶@樣的情況，需要設(shè)計(jì)一個(gè)系統(tǒng)的復(fù)位電路，把FPGA內(nèi)部的狀態(tài)初始化。

在本設(shè)計(jì)中，人為地干預(yù)系統(tǒng)的運(yùn)行，必要時(shí)，重新輸入?yún)?shù)是必需的要求。為實(shí)現(xiàn)這樣的要求，必須設(shè)計(jì)一個(gè)復(fù)位電路，這個(gè)復(fù)位電路可以通過手動(dòng)的方式實(shí)現(xiàn)控制。

按照低電平有效抗干擾能力更強(qiáng)的原則，如圖6所示，本文設(shè)計(jì)了一個(gè)常態(tài)為高電平（3.3V），通過按鍵來拉低信號(hào)復(fù)位電路。

五、自整定模糊PID控制器設(shè)計(jì)

輸入誤差e以及誤差的變化ec，來構(gòu)建自整定模糊PID控制器。通過算法，設(shè)計(jì)模糊控制的規(guī)則，修改PID參數(shù)，原理如圖7所示。

找出PID三個(gè)參數(shù)與e和ec之間的模糊關(guān)系即能實(shí)現(xiàn)PID參數(shù)的模糊自整定。為滿足不同的時(shí)刻偏差以及偏差的變化對(duì)PID參數(shù)整定的要求，使被控制的對(duì)象具備良好的靜態(tài)和動(dòng)態(tài)特性，必須通過不斷檢測(cè)e和 ec，在運(yùn)行中以PID參數(shù)的修正量為輸出的方式來實(shí)現(xiàn)。最終確定PID控制器的三個(gè)參數(shù)，其中為預(yù)整定值

圖5　光電速度檢測(cè)原理圖

圖6　FPGA復(fù)位模塊的電路圖

圖7　自整定模糊PID控制器的原理

從系統(tǒng)響應(yīng)速度、穩(wěn)定與否、穩(wěn)定精度如何以及超調(diào)量等方面來考慮，Kp′，Ki′，Kd′的作用為：

（1）響應(yīng)速度慢，調(diào)節(jié)精度低，系統(tǒng)穩(wěn)態(tài)、動(dòng)態(tài)特性差。通常的原因是Kp值取得過小。增大Kp的取值可以解決上述問題。

（2）Ki能夠消除系統(tǒng)穩(wěn)態(tài)誤差。Ki越大，則系統(tǒng)靜態(tài)誤差越快消除。這個(gè)參數(shù)取得過大，容易產(chǎn)生響應(yīng)初期積分飽和的現(xiàn)象，從而造成響應(yīng)過程的較大超調(diào)；但取得過小，系統(tǒng)靜態(tài)誤差難以消除，對(duì)系統(tǒng)調(diào)節(jié)精度產(chǎn)生不利的影響。

（3）要想獲得良好的系統(tǒng)動(dòng)態(tài)特性，可以取較大的Kd值。但是Kd過大，會(huì)造成調(diào)節(jié)時(shí)間的延長。發(fā)生響應(yīng)過程的提前制動(dòng)，對(duì)于系統(tǒng)額抗干擾性能也會(huì)造成不利的影響。這個(gè)參數(shù)的作用在于使系統(tǒng)得到較好的動(dòng)態(tài)特性，對(duì)響應(yīng)中偏差變化的任意性進(jìn)行抑制，還可以對(duì)偏差變化的方向進(jìn)行預(yù)報(bào)。

綜合對(duì)系統(tǒng)輸出產(chǎn)生影響的三大參數(shù)參數(shù)Kp、Ki 和Kd，不難歸納出，在不同的e和ec下，受控參數(shù)Kp、Ki和Kd的自整定要求，得出模糊控制規(guī)則的語言描述：

If（e is NM）and（ec is NM）then（Kp is PM）and（Ki is PS）and（Kd is PM）；

If（e is NM）and（ec is PM）then（Kp is PM）and（Ki is PS）and（Kd is PM）；

If（e is NB）then（Kp is PB）and（Ki is ZO）and（Kd is PS）；

If（e is PS）and（ec is NS）then（Kp is PB）and（Ki is PB）and（Kd is PM）；

If（e is NS）and（ec is NS）then（Kp is PB）and（Ki is PB）and（Kd is PM）；

If（e is PM）and（ec is NM）then（Kp is PB）and（Ki is ZO）and（Kd is PS）；

If（e is NS）and（ec is PS）then（Kp is PB）and（Ki is PB）and（Kd is PM）；

If（e is PS）and（ec is PS）then（Kp is PB）and（Ki is PB）and（Kd is PM）；

If（e is PB）then（Kp is PB）and（Ki is ZO）and（Kd is PS）。

PID控制器參數(shù)Kp，Ki，Kd的整定要求因偏差e和偏差變化率ec的不同而異，分述如下：

（1）當(dāng)e較大時(shí)，取較大的Kp，可以提高系統(tǒng)相應(yīng)速度；需要注意的是，微分飽和的最直接原因是開偏差e在開始的瞬間變大。微分飽和所帶來的影響會(huì)造成控制作用超出許可的范圍。此時(shí)，可以選選取較小的Kd。積分飽和是控制系統(tǒng)所不希望出現(xiàn)的結(jié)果，為了避免這種情況的產(chǎn)生，可以取Ki=0限制積分的作用。

（2）e處于中等大小時(shí)，Kp取得小些，容易獲得系統(tǒng)響應(yīng)較小的超調(diào)性。這個(gè)時(shí)候，應(yīng)該取適當(dāng)?shù)腒i值。此時(shí)，對(duì)系統(tǒng)影響較大的是Kd的取值，為保證系統(tǒng)的響應(yīng)速度，這個(gè)參數(shù)取值要適中。

（3）偏差e接近設(shè)定值，數(shù)值較小時(shí)，為了獲得系統(tǒng)良好的穩(wěn)定特性，需要增加Kp和Ki的取值。震蕩的產(chǎn)生容易出現(xiàn)在在系統(tǒng)設(shè)定值附近。為了減少這個(gè)問題帶來的不利影響，需要增強(qiáng)系統(tǒng)的抗干擾性能。當(dāng)ec較大時(shí)，Kd應(yīng)取小些；當(dāng)ec較小時(shí)，Kd可取值大些。圖8為隸屬度函數(shù)曲線。

圖8 隸屬函數(shù)曲線

圖9所示為使用Matlab進(jìn)行仿真所得到的自整定模糊PID控制系統(tǒng)響應(yīng)曲線。仿真的結(jié)果表明，采用自整定模糊PID控制，系統(tǒng)的穩(wěn)態(tài)性能好，調(diào)節(jié)精度提高，響應(yīng)速度快，且沒有超振蕩和超調(diào)。

圖9　自整定模糊PID控制系統(tǒng)的響應(yīng)曲線

現(xiàn)代社會(huì)經(jīng)濟(jì)和技術(shù)發(fā)展迅速，各種裝備都在不斷進(jìn)行升級(jí)，因而對(duì)于設(shè)備的要求也在不斷提高，研究數(shù)控機(jī)床的相關(guān)控制技術(shù)有著非常重要的意義?；赟OPC技術(shù)和模糊控制理論的數(shù)控機(jī)床控制系統(tǒng)，開發(fā)周期短，成本低廉，是一個(gè)值得深入探討的研究方向。

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1673-0046（2016）7-0173-04

2015年廣西高?？蒲许?xiàng)目“基于SOPC技術(shù)和模糊控制理論的數(shù)控機(jī)床控制系統(tǒng)的設(shè)計(jì)”（編號(hào)：KY2015LX741）