一種基于前饋網(wǎng)絡(luò)的素?cái)?shù)Sigma-Delta調(diào)制器優(yōu)化設(shè)計(jì)*

王鎮(zhèn)道，阮忠周

(湖南大學(xué) 物理與微電子科學(xué)學(xué)院，湖南 長(zhǎng)沙　410082)

?

一種基于前饋網(wǎng)絡(luò)的素?cái)?shù)Sigma-Delta調(diào)制器優(yōu)化設(shè)計(jì)*

王鎮(zhèn)道，阮忠周?

(湖南大學(xué) 物理與微電子科學(xué)學(xué)院，湖南 長(zhǎng)沙410082)

Sigma-Delta調(diào)制器是小數(shù)分頻鎖相環(huán)(Phase Locked Loop, PLL)中的關(guān)鍵模塊，其噪聲整形效果直接影響PLL的輸出雜散、頻率精度等性能.已有調(diào)制器均不能同時(shí)解決輸出序列周期短、輸出小數(shù)值無法覆蓋0到1以及輸出存在誤差問題.針對(duì)這些問題，提出了一種新型的、基于前饋網(wǎng)絡(luò)的素?cái)?shù)調(diào)制器結(jié)構(gòu)，使調(diào)制器的輸出序列周期在任何輸入值和初始值下都能達(dá)到M3，比傳統(tǒng)調(diào)制器增大約M2/2倍，解決了已有調(diào)制器的輸出序列周期短的問題，其中M為比2n0小的最大素?cái)?shù)，n0為調(diào)制器中加法器的位數(shù).提出的調(diào)制器還保證了輸出小數(shù)值能夠覆蓋0～1、輸出無誤差.仿真結(jié)果表明，得益于輸出序列周期更長(zhǎng)，提出的調(diào)制器比已有的調(diào)制器更能有效去除輸出量化噪聲功率譜中的毛刺，噪聲整形性能更接近理想調(diào)制器.

Sigma-Delta調(diào)制器；量化噪聲；功率譜；前饋網(wǎng)絡(luò)；素?cái)?shù)

小數(shù)分頻器是鎖相環(huán)(Phase Locked Loop, PLL)頻率綜合器中的關(guān)鍵模塊[1]，它解決了整數(shù)分頻PLL中輸出頻率精度受限于輸入?yún)⒖碱l率的問題[2].傳統(tǒng)的小數(shù)分頻器是基于數(shù)字累加器，小數(shù)分頻值α直接決定了累加器的輸出y[n]的周期，使PLL的輸出功率譜在距離中心頻率α·fref處產(chǎn)生小數(shù)雜散，其中fref為PLL的輸入?yún)⒖碱l率[2].Sigma-Delta調(diào)制器憑借著優(yōu)秀的噪聲整形性能解決了小數(shù)雜散問題，被廣泛地應(yīng)用于小數(shù)分頻PLL中[3-5].

然而，傳統(tǒng)的Sigma-Delta調(diào)制器在某些特定輸入下輸出序列周期仍然很短，使調(diào)制器的輸出量化噪聲功率譜存在嚴(yán)重的毛刺，影響PLL輸出雜散.通過對(duì)調(diào)制器的輸入施加抖動(dòng)可以有效地打亂調(diào)制器的輸出序列，達(dá)到延長(zhǎng)序列周期的效果[6-7].然而，在施加抖動(dòng)的同時(shí)也引入了抖動(dòng)噪聲，拉高了調(diào)制器的輸出噪底.針對(duì)這個(gè)問題，文獻(xiàn)[8]在高階調(diào)制器中添加額外的延遲單元，并對(duì)抖動(dòng)噪聲施加二階高通濾波器，從而降低了低頻處量化噪聲的噪底，但該結(jié)構(gòu)使原本為高通的量化噪聲傳輸函數(shù)變成了帶通[8].文獻(xiàn)[9]對(duì)多級(jí)調(diào)制器中第一階調(diào)制器設(shè)定奇數(shù)初始值來延長(zhǎng)序列周期，但這種方式并不能顯著地增長(zhǎng)序列周期，并且即使調(diào)制器的階數(shù)增加，序列周期長(zhǎng)度仍然不變.文獻(xiàn)[10]通過設(shè)定調(diào)制器中加法器的模值為素?cái)?shù)，保證了調(diào)制器在任何輸入下的序列周期均能達(dá)到該素?cái)?shù)值，同樣地，這種結(jié)構(gòu)中僅第一階調(diào)制器起到了延長(zhǎng)序列周期的效果，第二階及以上的調(diào)制器對(duì)輸出序列周期無任何貢獻(xiàn).文獻(xiàn)[11-12]在傳統(tǒng)的一階調(diào)制器上施加了額外的反饋，使輸出序列周期隨著調(diào)制器階數(shù)的增加呈指數(shù)增長(zhǎng)，但該結(jié)構(gòu)的輸出小數(shù)范圍無法覆蓋0～1，導(dǎo)致PLL的輸出頻率存在死區(qū)，此外，該結(jié)構(gòu)的輸出與設(shè)定值之間存在誤差，引起PLL輸出的頻率偏差.文獻(xiàn)[13]在多級(jí)調(diào)制器之間施加額外的前饋電路，較大程度上增長(zhǎng)了輸出序列周期，然而，當(dāng)調(diào)制器輸入為某些特定的數(shù)時(shí)，第一階調(diào)制器輸出序列周期很短，影響了整體的輸出序列周期.

針對(duì)已有的Sigma-Delta調(diào)制器存在的這些問題，本文提出了一種改進(jìn)的調(diào)制器結(jié)構(gòu)，通過設(shè)定每一階調(diào)制器中加法器的模值為素?cái)?shù)，并在相鄰階數(shù)調(diào)制器之間施加前饋電路，不僅保證了輸出小數(shù)范圍能覆蓋0～1，輸出不存在誤差，而且使調(diào)制器輸出序列周期達(dá)到M3，比傳統(tǒng)結(jié)構(gòu)增大了約M2/2，其中M為比2n0小的最大素?cái)?shù)，n0為調(diào)制器中加法器的位數(shù).仿真結(jié)果表明，提出的調(diào)制器結(jié)構(gòu)能更有效地消除量化噪聲功率譜上的毛刺，噪聲整形性能更接近理想調(diào)制器.

1　調(diào)制器結(jié)構(gòu)

本文提出的調(diào)制器結(jié)構(gòu)框圖如圖1所示，圖中左邊的虛線框內(nèi)是模值M為素?cái)?shù)的一階Sigma-Delta調(diào)制器，即文獻(xiàn)[10]中的一階調(diào)制器，其中M為比2n0小的最大素?cái)?shù)，n0為調(diào)制器中加法器的位數(shù).與文獻(xiàn)[10]不同的是，本文提出的調(diào)制器結(jié)構(gòu)在相鄰階次的一階調(diào)制器之間增加了前饋電路，該前饋網(wǎng)絡(luò)把每階調(diào)制器的輸出與量化誤差相加作為下一階調(diào)制器的輸入.右邊虛線框內(nèi)為噪聲消除電路.e1[n]，e2[n]，e3[n]為3個(gè)量化器的量化噪聲；y1[n]，y2[n]，y3[n]為3個(gè)一階調(diào)制器的輸出.3個(gè)一階Sigma-Delta調(diào)制器在Z域的傳輸函數(shù)分別為：

(1)

(2)

(3)

式中：E1[z]，E2[z]和E3[z]分別為-e1[n]，-e2[n]和-e3[n]的Z變換.

圖1　調(diào)制器結(jié)構(gòu)框圖

噪聲消除電路在Z域的傳輸函數(shù)為：

Y(z)=Y1(z)+(1-z-1)Y2(z)+

(1-z-1)2Y3(z).

(4)

最終可以得到：

Y(z)=STF(z)·X(z)+NTF(z)·E(z).

(5)

式中：

(6)

NTF(z)=(1-z-1)3；

(7)

(8)

從式(6)中可以看出，信號(hào)傳輸函數(shù)STF(z)包含了3個(gè)部分，分別是全通函數(shù)、一階高通函數(shù)和二階高通函數(shù).由于Sigma-Delta調(diào)制器應(yīng)用于小數(shù)分頻器時(shí)，輸入x[n]為常數(shù)，經(jīng)過高通函數(shù)后得到的值為0，因此STF(z)中僅全通函數(shù)1/M對(duì)調(diào)制器的輸出有貢獻(xiàn)，即STF(z)=1/M.

量化噪聲傳輸函數(shù)NTF(z)是三階高通濾波器.把量化噪聲e1[n]，e2[n]，e3[n]建模成獨(dú)立的加性白噪聲后，可得到理想情況下輸出量化噪聲的功率譜密度為：

(9)

其中：fn為歸一化頻率，取值范圍為0～1.

2　調(diào)制器性能分析

Sigma-Delta調(diào)制器應(yīng)用于小數(shù)分頻器時(shí)，有3個(gè)關(guān)鍵性能需要考慮，分別是：

2)輸出誤差：為了使PLL的輸出頻率與設(shè)定值一致，要求調(diào)制器的輸入值與輸出小數(shù)值之間呈線性關(guān)系[13].因此調(diào)制器輸入值為X時(shí)，輸出的小數(shù)分頻值應(yīng)為X/N，其中N為調(diào)制器的模值.當(dāng)輸出小數(shù)值為X/N+λ時(shí)，則輸出頻率與設(shè)定值相差λfref.

3)輸出序列周期：采用數(shù)字電路實(shí)現(xiàn)Sigma-Delta調(diào)制器時(shí)，調(diào)制器等效于一個(gè)有限狀態(tài)機(jī)(Finite State Machine, FSM)，因此其輸出序列周期是一個(gè)有限值[9].假設(shè)調(diào)制器的輸出序列周期為L(zhǎng)，則量化噪聲的功率將會(huì)分布在L個(gè)點(diǎn)上.當(dāng)L的數(shù)值很小時(shí)，會(huì)導(dǎo)致量化噪聲輸出功率譜出現(xiàn)嚴(yán)重的毛刺.因此，在設(shè)計(jì)調(diào)制器結(jié)構(gòu)時(shí)，需要盡可能地延長(zhǎng)輸出序列周期.

2.1輸出小數(shù)范圍

在用數(shù)字電路實(shí)現(xiàn)Sigma-Delta調(diào)制器時(shí)，需要使用加法器實(shí)現(xiàn)高通函數(shù)和噪聲消除函數(shù)[14].當(dāng)累加器的輸入大于2M時(shí)，累加器溢出.在本文提出的調(diào)制器結(jié)構(gòu)中，x[n]，e1[n]，e2[n]，e3[n]的數(shù)值范圍為0～M-1，前饋網(wǎng)絡(luò)的取值范圍是0～1，因此不存在加法器溢出問題.

表1列出了已有調(diào)制器和本文提出的調(diào)制器輸入范圍以及小數(shù)覆蓋范圍的對(duì)比，其中假設(shè)加法器的位數(shù)為n0，N的取值為2n0，M是比N小的最大素?cái)?shù).從表1中可知，HK-MASH結(jié)構(gòu)的小數(shù)覆蓋范圍小于1，因此以HK-MASH結(jié)構(gòu)為小數(shù)分頻器的PLL輸出頻率將存在死區(qū)，而其他調(diào)制器結(jié)構(gòu)的輸出小數(shù)值均能覆蓋[0, 1].

表1　調(diào)制器輸入范圍對(duì)比

2.2輸出誤差

在提出的調(diào)制器結(jié)構(gòu)中，當(dāng)輸入值x[n]為常數(shù)X時(shí)，信號(hào)傳輸函數(shù)STF(z)為1/M，得到的輸出小數(shù)值為X/M，因此調(diào)制器的輸出與輸入之間呈線性關(guān)系，不存在誤差.表2列出了已有調(diào)制器和本文提出的調(diào)制器的輸出誤差對(duì)比.可以看出，除HK-MASH之外的調(diào)制器結(jié)構(gòu)輸出誤差均為0，而HK-MASH的輸出誤差隨著輸入的增大而線性增大.

表2　調(diào)制器的輸出誤差對(duì)比

2.3輸出序列周期

本文提出的三階調(diào)制器結(jié)構(gòu)是由3個(gè)一階調(diào)制器級(jí)聯(lián)得到的，其中一階調(diào)制器的數(shù)學(xué)模型如圖2所示.從圖2中可以得到：

(10)

(11)

聯(lián)立等式(10)和(11)可以得到：

(12)

因此，對(duì)于三階調(diào)制器，得到如下3個(gè)等式：

(13)

(14)

(15)

圖2　一階調(diào)制器數(shù)學(xué)模型

從圖2中，還可以得出：

(16)

(17)

當(dāng)i取值為1和2時(shí)，分別把等式(13)和(14)代入式(17)，可以得到式(18)和(19)：

(18)

s2[0])modM}/M.

(19)

對(duì)式(13)和(14)的左右兩邊分別進(jìn)行求和，得到式(20)和(21)：

(20)

(21)

設(shè)調(diào)制器的輸出序列周期長(zhǎng)度為L(zhǎng)，則對(duì)于e3[n]，等式(22)必然成立.

e3[L]-e3[0]=0

(22)

通過聯(lián)立式(18),(19),(20),(21)和(22)，可以得到式(23).

(23)

其中：

(24)

其中:

由于X的取值范圍是0到M-1，為了使式(24)等于0，即滿足式(22)這個(gè)條件，K1必須取M的整數(shù)倍，所以原假設(shè)K1不為M的整數(shù)倍不成立.重新假設(shè)K1=K2M，即L=K2M2，并代入式(23)可得：

e3[L]-e3[0]=K2XmodM.

(25)

表3列出了已有調(diào)制器和本文提出的調(diào)制器的輸出序列周期對(duì)比，傳統(tǒng)結(jié)構(gòu)和素?cái)?shù)結(jié)構(gòu)的輸出序列周期長(zhǎng)度都很短，JS-MASH結(jié)構(gòu)的輸出序列周期長(zhǎng)度的最大值與最小值之間差別較大，其最小值遠(yuǎn)小于HK-MASH和本文提出的結(jié)構(gòu)的最小值.而本文提出的調(diào)制器結(jié)構(gòu)和HK-MASH都能保證輸出序列周期在任意輸入和初始值下均達(dá)到M3.

表3　調(diào)制器的輸出序列周期對(duì)比

綜上所述，在輸出序列周期長(zhǎng)度方面，只有本文提出的結(jié)構(gòu)和HK-MASH才能保證在任何輸入和初始值下均達(dá)到一個(gè)穩(wěn)定的、足夠長(zhǎng)的數(shù)值.而其他調(diào)制器在某些特定輸入時(shí)存在輸出序列太短問題.但HK-MASH的輸出小數(shù)范圍無法覆蓋0～1，且輸出誤差隨著輸入的增大而增大，而本文提出的調(diào)制器結(jié)構(gòu)均不存在這些問題.

3　調(diào)制器的性能仿真

Sigma-Delta調(diào)制器應(yīng)用于小數(shù)分頻器時(shí)，在特定的帶寬內(nèi)，量化噪聲總功率為定值.輸出序列周期長(zhǎng)度越大，量化噪聲功率分布越廣泛，輸出量化功率譜也越平滑.輸出序列周期達(dá)到一定數(shù)值時(shí)，才能有效地消除量化噪聲功率譜上的毛刺.

圖3是已有調(diào)制器和本文提出的調(diào)制器的輸出功率譜，這些功率譜都是在加法器為9位，輸入值為256的情況下得到的.圖中的虛線為理想情況下的輸出量化噪聲功率譜，是通過把量化噪聲建模成理想白噪聲后，再乘上噪聲傳輸函數(shù)得到的.

從圖3中可以看出，在傳統(tǒng)結(jié)構(gòu)中，倘若不采取任何措施，量化噪聲功率譜只有兩個(gè)毛刺，在設(shè)定初始值為奇數(shù)后，噪聲功率譜得到了較大的改善.同樣地，設(shè)置調(diào)制器的模值為素?cái)?shù)也在一定程度上改善了噪聲功率譜密度的毛刺問題.然而由于采用這兩種方法時(shí)，輸出序列周期仍然較小，無法有效平滑量化噪聲功率譜.施加抖動(dòng)可有效地解決功率譜上毛刺的問題，但同時(shí)也使噪底大大增大.盡管對(duì)抖動(dòng)進(jìn)行一階高通整形后，可使噪底降低，但與理想的噪聲功率譜仍然相差較遠(yuǎn).與前面所述的幾種方法相比，JS-MASH結(jié)構(gòu)的調(diào)制器在很大程度上減小了功率譜上毛刺的大小，但由于輸入值是加法器模值的一半，第一階調(diào)制器的輸出序列周期長(zhǎng)度僅為2，最終導(dǎo)致JS-MASH的輸出序列周期長(zhǎng)度僅達(dá)到524 288，仍然無法有效地平滑量化噪聲功率譜.而本文提出的結(jié)構(gòu)和HK-MASH的輸出序列長(zhǎng)度都達(dá)到了131 872 229，遠(yuǎn)大于JS-MASH結(jié)構(gòu)及其他結(jié)構(gòu)的輸出序列周期長(zhǎng)度.從圖3(e)和(f)中可以看出，本文提出的結(jié)構(gòu)和HK-MASH都能有效地消除毛刺，達(dá)到平滑噪聲功率譜的效果，并且二者的效果相當(dāng)，性能接近理想調(diào)制器.然而HK-MASH的輸出小數(shù)范圍無法覆蓋0～1，且存在輸出誤差問題，而本文的結(jié)構(gòu)中均不存在這些問題.

歸一化頻率

歸一化頻率

歸一化頻率

歸一化頻率

歸一化頻率

歸一化頻率

在PLL頻率綜合器應(yīng)用中，為了防止小數(shù)雜散的產(chǎn)生，Sigma-Delta調(diào)制器必須能夠在所有的輸入值下都具有平滑、無毛刺的輸出功率譜.圖4為本文提出的調(diào)制器在加法器為9位，模值為509的情況下得到所有輸入值下的輸出量化噪聲功率譜.從圖4中可以看出，調(diào)制器在所有的輸入情況下，輸出噪聲功率譜均是無毛刺、平滑的，滿足頻率綜合器的要求.

圖4　提出的調(diào)制器在所有輸入下的輸出功率譜

4　結(jié)　論

針對(duì)已有調(diào)制器無法同時(shí)解決輸出序列周期短、輸出存在誤差、輸出小數(shù)覆蓋范圍小的問題，提出了一種新型的調(diào)制器結(jié)構(gòu)，該結(jié)構(gòu)采用了素?cái)?shù)作為加法器的模，并在相鄰階數(shù)調(diào)制器之間增加了前饋網(wǎng)絡(luò)，保證了調(diào)制器輸出小數(shù)范圍能夠覆蓋0～1，且輸出值與設(shè)定的小數(shù)值完全一致，不存在誤差.文中還建立了調(diào)制器的數(shù)學(xué)模型，證明了該調(diào)制器在任何輸入值和任何初始值下的輸出序列周期長(zhǎng)度都能達(dá)到了M3，克服了已有結(jié)構(gòu)輸出序列周期短的問題，其中M為比2n0小的最大素?cái)?shù)，n0為調(diào)制器中加法器的位數(shù).仿真結(jié)果表明，得益于輸出序列周期更長(zhǎng)，提出的調(diào)制器比已有的調(diào)制器更能有效地去除Sigma-Delta調(diào)制器輸出量化噪聲功率譜中的毛刺，噪聲整形效果更接近理想調(diào)制器.

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An Optimal Design of Prime Sigma-Delta Modulator Based on Feed Forward

WANG Zhen-dao, RUAN Zhong-zhou?

(School of Physics and Electronics, Hunan Univ,Changsha, Hunan410082, China)

As the key module of fractional-N PLL(Phase Locked Loop), the Sigma-Delta modulator can significantly improve the performance of the fractional-N PLL by the way of noise shaping. However, when it comes to the three most important specifications: the output sequence cycle, the range and the error, the now existing modulators cannot improve them at the same time. As a contrast, the proposed novel Sigma-Delta modulator ameliorates the aforementioned three specifications simultaneously by adding a feed forward between two adjacent stages and adjusting the modulus of adders to prime number. Regardless of the input value and initial conditions, the presented modulator guarantees a sequence length of M3, which is almost M2/2 times of that in traditional modulator, whereMis the largest prime number smaller than 2n0,andn0is the bit width of adders. The simulation results show that, compared with the existing modulators, the proposed modulator can effectively remove the spur in the output spectrum and make it more close to the ideal Sigma-Delta modulator.

Sigma-Delta modulator; quantized noise; power spectrum; feed forward; prime number

1674-2974(2016)08-0108-07

2015-06-15

湖南省科技計(jì)劃資助項(xiàng)目(2014FJ3155)

王鎮(zhèn)道(1974-)，男，湖南益陽人，湖南大學(xué)副教授，博士?通訊聯(lián)系人，E-mail:laoruan@hnu.edu.cn

TN74

A