基于SABL的抗DPA攻擊可重構(gòu)加法器設(shè)計(jì)

錢浩宇, 汪鵬君, 張躍軍, 丁代魯

(寧波大學(xué)電路與系統(tǒng)研究所,浙江寧波 315211)

基于SABL的抗DPA攻擊可重構(gòu)加法器設(shè)計(jì)

錢浩宇, 汪鵬君, 張躍軍, 丁代魯

(寧波大學(xué)電路與系統(tǒng)研究所,浙江寧波 315211)

差分功耗分析(Differential Power Analysis,DPA)通過分析密碼器件處理不同數(shù)據(jù)時(shí)的功耗差異來盜取密鑰。運(yùn)用具有功耗獨(dú)立特性的靈敏放大型邏輯(Sense Amplifier Based Logic,SABL)設(shè)計(jì)密碼器件可以有效防御DPA攻擊。通過對(duì)SABL電路與傳統(tǒng)加法器原理的研究,提出了一種能夠抗DPA攻擊的可重構(gòu)加法器設(shè)計(jì)方案。首先,結(jié)合SABL電路特點(diǎn)得到具有抗DPA攻擊性能的加法器電路;然后利用控制進(jìn)位方式構(gòu)成可重構(gòu)加法器,支持4個(gè)8位數(shù)據(jù)或2個(gè)16位數(shù)據(jù)的加法運(yùn)算。Spectre模擬驗(yàn)證表明,該加法器邏輯功能正確,與傳統(tǒng)加法器相比功耗獨(dú)立性能提升了97%,防御DPA攻擊性能明顯。

抗DPA攻擊; SABL; 可重構(gòu)加法器; 信息安全

隨著集成電路和計(jì)算機(jī)技術(shù)的發(fā)展,密碼器件廣泛應(yīng)用于智能卡、電子商務(wù)等領(lǐng)域,極大地保證了系統(tǒng)的安全。然而,密碼器件在處理不同數(shù)據(jù)時(shí),其能量消耗、運(yùn)行時(shí)間和電磁輻射等物理信息與所處理的數(shù)據(jù)具有一定的相關(guān)性。于是,攻擊者常利用這些物理信息攻擊密碼器件獲取密鑰信息,此方法被稱為旁道攻擊(Side Channel Attack,SCA)[1-2]。在一系列旁道攻擊技術(shù)中,差分功耗分析(Differential Power Analysis,DPA)技術(shù)是一種常見且很有效的旁道攻擊方法,嚴(yán)重威脅到密碼器件的安全性[3-4]。近年來人們提出了許多差分動(dòng)態(tài)雙軌預(yù)充邏輯實(shí)現(xiàn)抗DPA攻擊,例如三態(tài)雙軌預(yù)充邏輯(Three-Phase Dual-Rail Pre-charge Logic,TDPL)[5-6]、絕熱動(dòng)態(tài)差分邏輯(Adiabatic Dynamic Differential Logic,ADDL)[7-8]和靈敏放大型邏輯(Sense Amplifier Based Logic,SABL)[9-10]等。相比SABL,TDPL通過引入額外的放電階段平衡功耗,使其能量消耗增大,若攻擊者修改時(shí)鐘生成單獨(dú)的放電階段功耗,則大大降低TDPL抗DPA攻擊性能;ADDL時(shí)序控制復(fù)雜,且與CMOS電路交互時(shí)需設(shè)計(jì)復(fù)雜的接口電路。由于具有很好的抗DPA攻擊性能、與CMOS電路兼容性好等優(yōu)點(diǎn),SABL逐漸成為防御DPA攻擊的主要方法。

加法運(yùn)算是最常用的運(yùn)算操作,理論上乘、減和除運(yùn)算都能轉(zhuǎn)化為加法運(yùn)算[11]。加法器是組成算術(shù)運(yùn)算器的最基本部件,廣泛應(yīng)用于各種數(shù)字加密系統(tǒng)中處理不同字長(zhǎng)的數(shù)據(jù)[12]。由于靜態(tài)互補(bǔ)CMOS電路只有在輸出信號(hào)發(fā)生0→1翻轉(zhuǎn)時(shí)才消耗能量,這種不對(duì)稱的功耗特征為差分功耗分析成功破解傳統(tǒng)密碼器件提供了突破口。鑒此,本文利用SABL消耗能量與所處理數(shù)據(jù)相互獨(dú)立的特征,提出了一種能夠防御DPA攻擊的可重構(gòu)加法器設(shè)計(jì)方案。首先分析靜態(tài)互補(bǔ)CMOS電路與SABL電路功耗特性,然后根據(jù)4位超前進(jìn)位加法器的原理,采用SABL邏輯門電路設(shè)計(jì)該加法器電路,再利用4位超前進(jìn)位加法器電路構(gòu)成可重構(gòu)超前進(jìn)位加法器電路,最后在TSMC 65nm CMOS工藝下,用Spectre工具模擬驗(yàn)證所設(shè)計(jì)加法器邏輯功能的正確性和抗DPA攻擊性能。

1 SABL電路

靜態(tài)互補(bǔ)CMOS電路的總功耗由靜態(tài)功耗Pstat、動(dòng)態(tài)功耗Pdyn和短路電流功耗Pdp三部分構(gòu)成[13],如式(1)所示。

(1)

其中:Ptotal為CMOS電路的總功耗;Pstat為漏電流引起的功耗;Pdyn為對(duì)負(fù)載電容充放電引起的功耗;Pdp為電路導(dǎo)通一瞬間直流通路短路引起的功耗。一般情況下,Pstat和Pdp都很小,而Pdyn占據(jù)了Ptotal的主要部分。表1給出了靜態(tài)互補(bǔ)CMOS反相器的功耗特性,可得,輸出信號(hào)只有在0→1翻轉(zhuǎn)時(shí),電源才對(duì)負(fù)載電容進(jìn)行充電,消耗能量,而在0→0、1→0、1→1 的情況下,并不對(duì)負(fù)載電容進(jìn)行充電。由此可見,靜態(tài)互補(bǔ)CMOS電路功耗與所處理的數(shù)據(jù)具有一定的相關(guān)性,這也成為展開差分功耗分析的基礎(chǔ)。

表1 靜態(tài)互補(bǔ)CMOS反相器功耗特性

SABL首先由Tiri于2002年提出[14],其邏輯單元結(jié)構(gòu)如圖1(a)所示,由求值管M1、差分下拉網(wǎng)絡(luò)(Differential Pull-Down Network,DPDN)、交叉耦合反相器、預(yù)充管M2、M3和常導(dǎo)通管M4構(gòu)成。它是一種動(dòng)態(tài)雙軌預(yù)充邏輯,工作過程分為預(yù)充和求值兩個(gè)階段。當(dāng)時(shí)鐘控制信號(hào)clk=0時(shí),電路進(jìn)入預(yù)充電階段,兩個(gè)輸出都被預(yù)充至高電平;當(dāng)時(shí)鐘控制信號(hào)clk=1后,電路工作在求值階段,無論輸入信號(hào)如何,一個(gè)輸出保持高電平,一個(gè)輸出降為低電平。圖1(b)給出了SABL非門的電路圖,當(dāng)時(shí)鐘控制信號(hào)clk=0時(shí),預(yù)充管M2和M3導(dǎo)通,互補(bǔ)輸出都被置為高電平;之后時(shí)鐘控制信號(hào)clk=1,求值管M1導(dǎo)通,差分下拉網(wǎng)絡(luò)根據(jù)輸入信號(hào)為交叉耦合反相器中的一個(gè)提供接地通路,從而對(duì)應(yīng)的反相器輸出發(fā)生跳變,實(shí)現(xiàn)非門的邏輯功能。

表2 SABL非門功耗特性

圖1 SABL單元結(jié)構(gòu)(a)及非門(b)電路圖

圖2 SABL邏輯門

2 基于SABL電路可重構(gòu)加法器設(shè)計(jì)

2.1 基于SABL電路加法器設(shè)計(jì)

加法器是數(shù)字加密系統(tǒng)中非常重要的運(yùn)算部件,它直接影響著加密系統(tǒng)的安全性。特別是隨著攻擊技術(shù)的發(fā)展,具有抗DPA攻擊的加密系統(tǒng)對(duì)加法器的各項(xiàng)性能提出了更高的要求。

(2)

(3)

(4)

(5)

由表3加法器在求值階段進(jìn)位情況可知,當(dāng)A·B=1時(shí),進(jìn)位輸出C0=1;而當(dāng)A?B=1時(shí),進(jìn)位輸出C0=C-1,即進(jìn)位只由A和B決定,而與低位的進(jìn)位無關(guān),故定義兩個(gè)中間信號(hào):進(jìn)位產(chǎn)生信號(hào)G和進(jìn)位傳輸信號(hào)P,其邏輯關(guān)系如式(6)、式(7)所示。

(6)

(7)

則式(2)～ 式(5) 可以分別表示為

(8)

(9)

表3 防御DPA攻擊的加法器真值表

(10)

(11)

式(8)～式(11)即為1位超前進(jìn)位加法器的邏輯表達(dá)式,式(8)、式(9)為和產(chǎn)生部分,式(10)、式(11)為進(jìn)位產(chǎn)生部分。由式(10)、式(11)類比可得4位超前進(jìn)位加法器的進(jìn)位產(chǎn)生部分邏輯表達(dá)式如下:

(12)

(13)

(14)

(15)

clk·(G2+P2G1+P2P1G0+

(16)

(17)

clk·(G3+P3G2+P3P2G1+

P3P2P1G0+P3P2P1P0C-1)+

(18)

(19)

結(jié)合SABL電路的結(jié)構(gòu)特點(diǎn),由式(12)～ 式(19)可得到4位超前進(jìn)位產(chǎn)生電路及符號(hào)如圖3所示。由文獻(xiàn)[15]可知,動(dòng)態(tài)電路對(duì)輸入存在單調(diào)性的要求,即當(dāng)動(dòng)態(tài)門進(jìn)入求值階段后,它的輸入只能單調(diào)上升或保持不變。由于SABL電路級(jí)聯(lián)時(shí)上一級(jí)輸出存在從高電平變?yōu)榈碗娖降那闆r,違反單調(diào)性要求,故可在兩級(jí)SABL門之間插入靜態(tài)CMOS反相器,把單調(diào)下降的信號(hào)變成單調(diào)上升的信號(hào),從而能夠直接輸入到下一級(jí)門中。同時(shí)由于插入的反相器在電路中是對(duì)稱的,充電、放電的總電容保持平衡,故不會(huì)破壞整體電路功耗的獨(dú)立性。

綜合式(6)～式(9)和圖3可得基于SABL電路具有抗DPA攻擊性能的4位超前進(jìn)位加法器電路,如圖4所示。當(dāng)時(shí)鐘控制信號(hào)為低電平時(shí),加法器電路各模塊進(jìn)入預(yù)充電階段,互補(bǔ)的4位和輸出與進(jìn)位輸出都被置為高電平;當(dāng)時(shí)鐘控制信號(hào)變?yōu)楦唠娖胶?加法器電路各模塊處于求值階段,根據(jù)互補(bǔ)輸入得到正確的互補(bǔ)輸出信號(hào)。

2.2 支持可重構(gòu)加法器設(shè)計(jì)

圖3 4位超前進(jìn)位產(chǎn)生電路(a)及符號(hào)(b)

圖4 4位超前進(jìn)位加法器電路

圖5 支持可重構(gòu)加法器電路

3 實(shí)驗(yàn)結(jié)果與分析

采用TSMC 65 nm CMOS工藝器件參數(shù),使用Spectre工具對(duì)設(shè)計(jì)的基于SABL電路的4位超前進(jìn)位加法器電路進(jìn)行仿真分析。其中SABL各邏輯門的PMOS寬長(zhǎng)比為120 nm∶60 nm,晶體管M4寬長(zhǎng)比為120 nm∶60 nm,其他NMOS寬長(zhǎng)比均取240 nm∶60 nm;靜態(tài)反相器選用TSMC標(biāo)準(zhǔn)單元庫中的INVD0。圖6給出了該加法器的部分模擬波形,其中工作頻率為100 MHz,輸入被加數(shù)A3A2A1A0、加數(shù)B3B2B1B0和進(jìn)位Cin分別為“10100001…”、“11000010…”和“01101011…”。從圖6可以看出,當(dāng)clk=0時(shí),加法器處在預(yù)充電階段,各輸出信號(hào)均被預(yù)充至高電平;當(dāng)clk=1時(shí),加法器進(jìn)入求值階段,輸出C3S3S2S1S0為“10110…”,與實(shí)際結(jié)果一致,證明所設(shè)計(jì)的電路邏輯功能正確。

將所設(shè)計(jì)的4位超前進(jìn)位加法器與傳統(tǒng)4位超前進(jìn)位加法器[12]進(jìn)行比較,以不同時(shí)鐘周期內(nèi)的電源電流、功耗的差異來反映電路的抗DPA攻擊性能,Spectre仿真結(jié)果如圖7所示。比較圖7(a)、圖7(c)可知,文獻(xiàn)[12]加法器電源電流特性依賴輸入信號(hào),在不同輸入信號(hào)時(shí)會(huì)產(chǎn)生相對(duì)應(yīng)的電流,而本文設(shè)計(jì)的加法器在每一個(gè)時(shí)鐘周期內(nèi),無論輸入信號(hào)如何,都具有大致相同的電源電流特性。同理,比較圖7(b)、圖7(d)可知,本文設(shè)計(jì)的加法器在不同的時(shí)鐘周期內(nèi)都具有一致的功耗曲線,具有功耗獨(dú)立于輸入信號(hào)的特性,能夠有效抵御DPA攻擊。

歸一化功耗差(Normalized Energy Deviation,NED)和歸一化標(biāo)準(zhǔn)差(Normalized Standard Deviation,NSD)是衡量電路抗DPA攻擊性能的常用標(biāo)準(zhǔn)[16],其定義如下:

(20)

(21)

圖6 基于SABL電路的4位超前進(jìn)位加法器部分模擬波形

圖7 文獻(xiàn)[12]加法器電流曲線(a)及功耗曲線(b);本文設(shè)計(jì)的加法器電流曲線(c)及功耗曲線(d)

方法工藝角Emax/fJEmin/fJDE/fJE—/fJσE/fJNED/%NSD/%功耗/mW本文TT156．6155．281．32155．840．30．840．1915．55SS128．09126．91．19127．360．250．930．212．74FF194．83193．251．581940．370．810．1919．38FS143．23142．131．1142．670．250．770．1814．26SF134．14132．841．3133．380．270．970．213．33文獻(xiàn)[12]TT88．365．6682．720．5513．993．5967．642．06

4 結(jié)束語

由于差分功耗分析在實(shí)際應(yīng)用中易于實(shí)現(xiàn)且成功率高,對(duì)密碼器件的安全性構(gòu)成了極大的威脅。本文通過將具有功耗獨(dú)立特征的靈敏放大邏輯和傳統(tǒng)的超前進(jìn)位加法器原理結(jié)合起來,提出了一種能夠有效抵御DPA攻擊性能的可重構(gòu)加法器設(shè)計(jì)方案。采用TSMC 65 nm CMOS工藝,通過Spectre工具對(duì)電路進(jìn)行仿真分析,實(shí)驗(yàn)結(jié)果表明,該設(shè)計(jì)具有正確的邏輯功能,相比傳統(tǒng)加法器電路,其功耗獨(dú)立性能提升了97%,能夠有效地抵御差分功耗分析。

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Design of Resistant DPA Attack Reconfigurable Adder Based on SABL

QIAN Hao-yu, WANG Peng-jun, ZHANG Yue-jun, DING Dai-lu

(Institute of Circuits and Systems,Ningbo University,Ningbo 315211,Zhejiang,China)

Differential power analysis (DPA) steals the secret key by analyzing the power consumption of the cryptographic device in dealing with different data.By the SABL (Sense Amplifier Based Logic) with power dissipation independent characteristics to design the cryptographic devices,DPA attacks can be effectively prevented.By analyzing the SABL circuit and the traditional adder principle,this paper proposes a reconfigurable adder design scheme capable of resisting DPA attack.Firstly,the adder circuit with resisting DPA attack performance is obtained by combining the characteristics of SABL circuit.And then,the reconfigurable adder is constructed by using the control carry method,which can support four 8 bit operands or two 16 bit operands.The results via Spectre simulation show that the proposed scheme has correct logic function,whose power independent performance increases by 97% and performance of resistant DPA attack is significant,compared with the traditional adder.

resistant DPA attack; SABL; reconfigurable adder; information security

1006-3080(2017)01-0097-08

10.14135/j.cnki.1006-3080.2017.01.016

2016-05-25

國家自然科學(xué)基金(61274132)

錢浩宇(1991-)，男，碩士生，主要從事低功耗集成電路和信息安全芯片理論及設(shè)計(jì)方面的研究。

汪鵬君，E-mail: wangpengjun@nbu.edu.cn

TN918.4

A