基于FPGA的八位加法器的設(shè)計(jì)

周慶芳

【摘 要】FPGA即現(xiàn)場(chǎng)可編程門(mén)陣列。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。該設(shè)計(jì)采用FPGA技術(shù)，運(yùn)用VHDL硬件語(yǔ)言設(shè)計(jì)八位加法器的ADD4模塊、SELTIME模塊和DELED模塊，完成了八位加法器進(jìn)行自頂向下的設(shè)計(jì)并通過(guò)了實(shí)驗(yàn)驗(yàn)證，以及對(duì)八位加法器的設(shè)計(jì)與實(shí)現(xiàn)。

【關(guān)鍵詞】FPGA 八位加法器 設(shè)計(jì)

一、背景介紹

隨著科學(xué)技術(shù)的進(jìn)步和社會(huì)經(jīng)濟(jì)的發(fā)展，電子系統(tǒng)的設(shè)計(jì)正朝著速度快、容量大、體積小、質(zhì)量輕、用電少的方向發(fā)展，這對(duì)各種新型電子產(chǎn)品的開(kāi)發(fā)提出了許多全新的課題和更高的要求。EDA技術(shù)是一種高級(jí)、快速、有效的電子設(shè)計(jì)自動(dòng)化技術(shù)[1]。EDA技術(shù)以計(jì)算機(jī)為工具，代替人完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和設(shè)計(jì)仿真等工作。設(shè)計(jì)者只需要完成對(duì)系統(tǒng)功能的描述，然后就可以由計(jì)算機(jī)來(lái)處理這些描述，得到設(shè)計(jì)結(jié)果，修改設(shè)計(jì)也很方便。利用EDA工具進(jìn)行設(shè)計(jì)，可以極大地提高設(shè)計(jì)效率[2]。

此次設(shè)計(jì)采用EDA技術(shù)，應(yīng)用Quartus Ⅱ軟件平臺(tái)和CPLD器件，完成一個(gè)八位硬件加法器的設(shè)計(jì)。通過(guò)該設(shè)計(jì)可以熟悉電子系統(tǒng)層次化設(shè)計(jì)與基本設(shè)計(jì)過(guò)程，以及如何使用可編程控制器件（PLD）進(jìn)行簡(jiǎn)單邏輯電路的設(shè)計(jì)；掌握EDA軟件設(shè)計(jì)平臺(tái)Quartus Ⅱ的使用，并掌握設(shè)計(jì)項(xiàng)目的原理圖編輯、編譯、仿真、波形分析及下載。

二、八位加法器的設(shè)計(jì)

思路：設(shè)計(jì)要求完成八位加法器，因直接設(shè)計(jì)復(fù)雜，所以先設(shè)計(jì)底層文件，即從最簡(jiǎn)單的半加器開(kāi)始。先設(shè)計(jì)一個(gè)半加器，然后封裝，用兩個(gè)封裝過(guò)的半加器組成一個(gè)全加器；再封裝，用四個(gè)封裝體全加器串聯(lián)成一個(gè)四位加法器；再封裝，最后完成頂層文件，即由兩個(gè)四位二進(jìn)制加法器級(jí)連成一個(gè)八位硬件加法器。

依照上面思路，用兩個(gè)半加器設(shè)計(jì)一個(gè)全加器的封裝體，然后用封裝好的全加器串聯(lián)成四位加法器并封裝。前面的步驟完成了一個(gè)底層元件的設(shè)計(jì)，并被包裝入庫(kù)，現(xiàn)在利用已設(shè)計(jì)好的四位加法器，完成頂層項(xiàng)目八位加法器的設(shè)計(jì)，電路圖如圖1所示。

其中，ADD4模塊是四位二進(jìn)制加法器，兩個(gè)串聯(lián)成八位加法器，結(jié)果經(jīng)SELTIME模塊驅(qū)動(dòng)送入DELED模塊輸出，SELTIME模塊每次送入4位數(shù)據(jù)到DELED模塊，由CLK時(shí)鐘脈沖控制輸出，DELED模塊把送入的每個(gè)四位數(shù)據(jù)轉(zhuǎn)換為7段碼送出顯示。A——dp（對(duì)應(yīng)數(shù)碼管a-h）為段碼，在選中一個(gè)數(shù)碼管情況下送出段碼，在該數(shù)碼管中顯示段碼字符，然后接著選中其他數(shù)碼管，送其他字符。仿真后波形圖如圖2所示，此次設(shè)計(jì)的八位加法器電路圖已經(jīng)過(guò)實(shí)驗(yàn)系統(tǒng)驗(yàn)證，邏輯功能正確，設(shè)計(jì)成功。

三、小結(jié)

隨著EDA技術(shù)的不斷發(fā)展，系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路（ASIC）芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件，其中應(yīng)用最廣泛的屬現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD），它們都是在PAL、GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來(lái)的，可以替代幾十甚至幾千塊通用IC芯片，非常適用于現(xiàn)代電子設(shè)計(jì)。本設(shè)計(jì)采用FPGA技術(shù)，運(yùn)用VHDL硬件語(yǔ)言設(shè)計(jì)八位加法器的ADD4模塊、SELTIME模塊和DELED模塊，完成了八位加法器進(jìn)行自頂向下的設(shè)計(jì)并通過(guò)了實(shí)驗(yàn)驗(yàn)證，以及對(duì)八位加法器的設(shè)計(jì)與實(shí)現(xiàn)。經(jīng)驗(yàn)證，該加法器邏輯功能正確，設(shè)計(jì)成功，具有一定的市場(chǎng)價(jià)值。

【參考文獻(xiàn)】

[1]唐紅蓮，劉愛(ài)榮.EDA技術(shù)與實(shí)踐[M].北京：清華大學(xué)出版社，2011.

[2]蘇志平.數(shù)字電子技術(shù)基礎(chǔ)簡(jiǎn)明教程[M].北京：中國(guó)水利水電出版社，2010.