一種用于光伏并網(wǎng)逆變器的高性能鎖相環(huán)設(shè)計(jì)

江燕興， 潘逸菎， 竇 偉

(北京科諾偉業(yè)科技股份有限公司， 北京 100083)

一種用于光伏并網(wǎng)逆變器的高性能鎖相環(huán)設(shè)計(jì)

江燕興， 潘逸菎， 竇 偉

(北京科諾偉業(yè)科技股份有限公司， 北京 100083)

針對(duì)光伏并網(wǎng)系統(tǒng)中的傳統(tǒng)鎖相環(huán)在電網(wǎng)電壓不平衡、頻率擾動(dòng)以及相位突變情況下存在的鎖相性能下降的問(wèn)題，提出了一種能快速、準(zhǔn)確地提取電網(wǎng)電壓相位的鎖相環(huán)設(shè)計(jì)方案。該方案采用雙二階廣義積分器環(huán)節(jié)，在準(zhǔn)確獲取電網(wǎng)電壓正序分量的同時(shí)有效濾除負(fù)序分量，達(dá)到提高響應(yīng)速度、降低穩(wěn)態(tài)誤差的目的。基于理論分析，搭建仿真模型對(duì)所提出的算法進(jìn)行仿真研究并在100kW光伏并網(wǎng)逆變器上進(jìn)行實(shí)驗(yàn)驗(yàn)證。仿真和實(shí)驗(yàn)結(jié)果表明，該鎖相環(huán)能夠在電網(wǎng)電壓跌落、頻率擾動(dòng)以及相位突變等情況下快速準(zhǔn)確地提供基波正序電壓相位，有效提高了光伏并網(wǎng)系統(tǒng)的控制性能。

光伏； 并網(wǎng)逆變器； 鎖相環(huán)； 雙二階廣義積分器

1 引言

電網(wǎng)同步鎖相是決定并網(wǎng)逆變器性能的一項(xiàng)關(guān)鍵技術(shù)。 鎖相環(huán)(PLL)是目前使用最普遍的相位同步方法，作用是獲得準(zhǔn)確實(shí)時(shí)的相位信息，提供計(jì)算基準(zhǔn)，其性能對(duì)于整個(gè)控制系統(tǒng)至關(guān)重要。在控制過(guò)程中要求鎖相電路必須在存在電壓頻率突變、相位突變以及三相不平衡條件下，能夠快速、準(zhǔn)確地鎖定電壓相位，并需滿足收斂速度快、相位估計(jì)精度高、抗干擾能力強(qiáng)等幾方面的要求[1]。

基于同步旋轉(zhuǎn)坐標(biāo)變換的dq鎖相技術(shù)在電網(wǎng)電壓平衡的條件下，可以達(dá)到良好的效果[2]。但當(dāng)電網(wǎng)電壓出現(xiàn)頻率突變、相位突變以及三相不平衡等情況時(shí)，基于dq變換的鎖相環(huán)輸出將出現(xiàn)振蕩，不能有效地完成鎖相[3]，并且可能引起逆變器故障，對(duì)逆變器本身及電網(wǎng)安全造成影響。在當(dāng)今電網(wǎng)電壓不平衡狀態(tài)成為常態(tài)的情況下，研究復(fù)雜電網(wǎng)條件下的鎖相環(huán)技術(shù)具有重要的意義。

目前針對(duì)復(fù)雜電網(wǎng)條件下的鎖相技術(shù)提出了很多種方案。采用通過(guò)低通濾波器(LPF)分離基波負(fù)序分量，再利用傳統(tǒng)鎖相環(huán)進(jìn)行鎖相，這種方法會(huì)造成幅值衰減、相角偏移等誤差。通過(guò)增加自適應(yīng)觀測(cè)器(FRF)來(lái)鎖定電網(wǎng)電壓相位[4]，能有效地克服電網(wǎng)電壓不平衡故障，但算法比較復(fù)雜。本文針對(duì)傳統(tǒng)的dq鎖相環(huán)在電網(wǎng)電壓出現(xiàn)頻率突變、相位突變以及三相不平衡時(shí)不能精確地檢測(cè)相位的問(wèn)題，提出一種帶有雙二階廣義積分器的新型鎖相環(huán)技術(shù)方案，在理論分析及仿真研究的基礎(chǔ)上，搭建一臺(tái)100kW并網(wǎng)逆變器樣機(jī)對(duì)該算法進(jìn)行實(shí)驗(yàn)驗(yàn)證。

2 傳統(tǒng)三相dq鎖相環(huán)結(jié)構(gòu)和控制原理

鎖相環(huán)電路分為三個(gè)部分：鑒相器、環(huán)路濾波器和壓控振蕩器。鎖相環(huán)結(jié)構(gòu)是一個(gè)反饋控制系統(tǒng)，但跟一般控制系統(tǒng)不同的是：常規(guī)控制系統(tǒng)采集的是經(jīng)傳感器轉(zhuǎn)換或直接從系統(tǒng)采集的模擬信號(hào)，而鎖相環(huán)采集的是相位信號(hào)。圖1為鎖相環(huán)結(jié)構(gòu)框圖。

圖1 鎖相環(huán)結(jié)構(gòu)框圖
Fig.1 Structure block diagram of PLL

如圖1所示，鑒相器將輸入信號(hào)與反饋信號(hào)進(jìn)行比較，并將差值送入環(huán)路濾波器；環(huán)路濾波器具有低通濾波效果，濾除該差值中的高頻分量和噪聲，產(chǎn)生穩(wěn)定的控制信號(hào)；壓控振蕩器根據(jù)環(huán)路濾波器輸出的控制信號(hào)產(chǎn)生相應(yīng)的頻率信號(hào)，當(dāng)倍頻系數(shù)為1時(shí)，可實(shí)現(xiàn)輸入信號(hào)與輸出信號(hào)的直接鎖相。

在傳統(tǒng)鎖相環(huán)中，設(shè)三相平衡電壓為：

(1)

式中，U為三相電壓幅值。經(jīng)Clark變換得到兩相靜止坐標(biāo)系下電壓變量為：

(2)

式中，uα與uβ的幅值相等，uα相位超前uβ的角度為π/2。

若三相電壓不平衡時(shí)，令uα的幅值為Uα，uβ的幅值為Uβ，再運(yùn)用Park變換得到兩相同步旋轉(zhuǎn)坐標(biāo)系下變量為：

(3)

式中，θ為鎖相實(shí)時(shí)相位。當(dāng)鎖相信號(hào)與uα同步時(shí)，得：

(4)

若令uα超前uβ的相位角為φ，代入式(4)得：

(5)

由式(5)可知，當(dāng)Uα=Uβ且φ=π/2時(shí)，uq=0為純凈直流信號(hào)，否則uq將含有二倍頻分量。由式(2)分析可知，只有當(dāng)uaubuc為正序三相平衡電壓時(shí)，uq才不含二倍頻分量。因此鎖相環(huán)要想達(dá)到較高的性能，需要進(jìn)行低通濾波，但是低通濾波又會(huì)延長(zhǎng)鎖相環(huán)的動(dòng)態(tài)響應(yīng)速度，限制了系統(tǒng)的快速性。也有一些學(xué)者采用在前向通道中加入陷波器的解決方法[5]，但陷波器的階躍響應(yīng)過(guò)程往往存在反復(fù)波動(dòng)的問(wèn)題。

圖2為傳統(tǒng)dq鎖相環(huán)原理圖。傳統(tǒng)dq鎖相環(huán)是將三相電壓uabc轉(zhuǎn)換到αβ兩相靜止坐標(biāo)系，再轉(zhuǎn)換到dq旋轉(zhuǎn)坐標(biāo)系下進(jìn)行相位比較。它使用一個(gè)給定值為0的比例積分控制器(PI)作為環(huán)路濾波器，ωf為壓控振蕩器的自由振蕩角頻率，θ0代表鎖相環(huán)瞬時(shí)輸出相位。為解決二倍頻分量問(wèn)題，傳統(tǒng)dq鎖相環(huán)往往在反饋通道中加入低通濾波器，但低通濾波器的加入降低了系統(tǒng)的動(dòng)態(tài)響應(yīng)性能。

圖2 傳統(tǒng)dq鎖相環(huán)原理圖Fig.2 Structure block diagram of traditional dq-PLL

3 新型三相鎖相環(huán)的改進(jìn)方法

為解決電網(wǎng)電壓不平衡時(shí)uq含有二倍頻分量的問(wèn)題，同時(shí)避免低通濾波器造成的響應(yīng)延遲，本文采用雙二階廣義積分(DoubleSecond-OrderGeneralizedIntegral，DSOGI)結(jié)構(gòu)實(shí)現(xiàn)正負(fù)序分離和濾波功能[6]，其原理如下。

一般的三相電壓正序分量為[7]：

(6)

式中，m=ej(2π/3)。可得兩相靜止坐標(biāo)系下正序分量為：

(7)

將式(7)代入式(8)，得：

(8)

從而得到電網(wǎng)電壓在兩相旋轉(zhuǎn)坐標(biāo)系下的正序分量為：

(9)

(10)

基于上述計(jì)算，為避免電網(wǎng)電壓不平衡時(shí)產(chǎn)生二倍頻分量導(dǎo)致的諧波問(wèn)題，本文采用帶DSOGI結(jié)構(gòu)的鎖相環(huán)，如圖3所示。

圖3 帶DSOGI環(huán)節(jié)的鎖相環(huán)原理圖Fig.3 Structure diagram of PLL with DSOGI

圖3中，鎖相過(guò)程為：

(1)對(duì)電網(wǎng)電壓uabc進(jìn)行Clark變換得到αβ坐標(biāo)系下的uαβ。

(2)將uα、uβ分別送入兩個(gè)SOGI結(jié)構(gòu)，提取電網(wǎng)電壓正序分量uα_pst和uβ_pst。

(3)以前饋方式在電網(wǎng)電壓中消除負(fù)序分量，避免負(fù)序分量產(chǎn)生的諧波。

(4)將濾波后的電網(wǎng)電壓正序分量uα_pst和uβ_pst送入基于dq坐標(biāo)系但不含低通濾波器的鎖相環(huán)。

4 鎖相環(huán)性能分析

將圖2傳統(tǒng)鎖相環(huán)原理圖中的坐標(biāo)變換等代數(shù)環(huán)節(jié)忽略，可表示為如圖4所示的控制框圖。

圖4 傳統(tǒng)鎖相環(huán)控制框圖Fig.4 Structure diagram of traditional PLL

圖4中，θs表示電網(wǎng)基波正序電壓相位，Δθ表示相位誤差，θ0表示鎖相環(huán)輸出相位。低通濾波器由1階慣性環(huán)節(jié)表示，其延時(shí)時(shí)間一般采用基頻周期，即Ts=0.02s。此外，PI調(diào)節(jié)器參數(shù)設(shè)為kp=0.5，ki=10。

由此可知傳統(tǒng)鎖相環(huán)閉環(huán)傳遞函數(shù)為：

(11)

由式(11)可得傳統(tǒng)鎖相環(huán)系統(tǒng)博德圖，如圖5所示。

圖5 傳統(tǒng)鎖相環(huán)系統(tǒng)博德圖Fig.5 Bode diagram of traditional PLL

在DSOGI-PLL系統(tǒng)中，將SOGI等代數(shù)環(huán)節(jié)忽略，可得如圖6所示的控制框圖。

圖6 DSOGI-PLL控制框圖Fig.6 Structure diagram of PLL with DSOGI

由此可知DSOGI-PLL閉環(huán)傳遞函數(shù)為：

(12)

PI調(diào)節(jié)器參數(shù)仍選擇kp=0.5，ki=10，由式(12)可得DSOGI-PLL系統(tǒng)博德圖，如圖7所示。

圖7 DSOGI-PLL系統(tǒng)博德圖Fig.7 Bode diagram of PLL with DSOGI

由圖5和圖7可知，兩個(gè)鎖相環(huán)系統(tǒng)均可穩(wěn)定運(yùn)行，且具有低通特性。其系統(tǒng)諧振峰均在3rad/s左右，遠(yuǎn)離工頻100πrad/s，可滿足對(duì)工頻鎖相的要求。在高頻段，傳統(tǒng)鎖相環(huán)幅頻曲線以-40dB/dec衰減，而DSOGI-PLL以-20dB/dec衰減，因此DSOGI-PLL截止頻率稍高，且對(duì)高頻分量的抑制較小。在100πrad/s處，傳統(tǒng)鎖相環(huán)幅值衰減為-72dB，相頻曲線滯后175°；而DSOGI-PLL在該點(diǎn)幅值衰減為-56dB，相頻曲線滯后94°。因此，DSOGI-PLL系統(tǒng)在濾除負(fù)序和諧波等擾動(dòng)因素后，其動(dòng)態(tài)響應(yīng)速度優(yōu)于傳統(tǒng)鎖相環(huán)系統(tǒng)。同時(shí)，由于SOGI系統(tǒng)采用了特殊的正負(fù)序分離方法，具有高度的數(shù)學(xué)嚴(yán)謹(jǐn)性，其對(duì)二倍頻分量的濾波效果遠(yuǎn)高于dq變換法中的低通濾波器。

5 仿真分析

為驗(yàn)證DSOGI-PLL結(jié)構(gòu)的可行性，本文在Matlab/Simulink環(huán)境下搭建了仿真模型，對(duì)傳統(tǒng)dq鎖相環(huán)和DSOGI-PLL在電網(wǎng)故障時(shí)的并網(wǎng)同步性能分別進(jìn)行了仿真。

圖8為電網(wǎng)電壓不平衡跌落仿真波形圖。圖8中，理想電網(wǎng)頻率為50Hz，標(biāo)幺值為1pu。在0～1s內(nèi)，電網(wǎng)電壓為理想狀態(tài)；1s之后Ub和Uc分別跌落至0.3pu。若傳統(tǒng)鎖相環(huán)不使用低通濾波器，則可達(dá)到較高的動(dòng)態(tài)響應(yīng)速度，但無(wú)法濾除輸出信號(hào)中的二倍頻分量，如圖8(a)所示。圖8(b)為同樣仿真條件下DSOGI-PLL的輸出頻率波形。

圖8 電網(wǎng)電壓不平衡跌落時(shí)仿真波形圖Fig.8 Simulation waveforms with unbalanced drop of grid voltage

可以看出，當(dāng)電網(wǎng)電壓不平衡跌落時(shí)，沒(méi)有濾波環(huán)節(jié)的傳統(tǒng)鎖相環(huán)輸出頻率在48～52Hz之間，以100Hz頻率波動(dòng)；而具有雙二階廣義積分結(jié)構(gòu)的鎖相環(huán)的輸出頻率未出現(xiàn)明顯波動(dòng)。

同樣理想電網(wǎng)條件下，在仿真中1s之后，電網(wǎng)頻率突變?yōu)?9Hz。圖9(a)為加入低通濾波器的傳統(tǒng)鎖相環(huán)輸出頻率波形，圖9(b)為DSOGI-PLL輸出的頻率波形，其中fc為電網(wǎng)頻率，f為鎖相環(huán)輸出頻率。可以看出，當(dāng)出現(xiàn)頻率擾動(dòng)時(shí)，傳統(tǒng)鎖相環(huán)頻率的調(diào)節(jié)過(guò)程約為0.08s；而具有DSOGI結(jié)構(gòu)的鎖相環(huán)明顯響應(yīng)更快，調(diào)節(jié)過(guò)程約為0.015s。

圖9 頻率擾動(dòng)時(shí)的波形圖Fig.9 Simulation waveforms with frequency disturbances

因此，當(dāng)電網(wǎng)電壓出現(xiàn)不平衡跌落和頻率擾動(dòng)等情況時(shí)，具有DSOGI結(jié)構(gòu)的鎖相環(huán)可有效地改善頻率輸出波形，其快速性和穩(wěn)定性均優(yōu)于傳統(tǒng)鎖相環(huán)。

6 樣機(jī)實(shí)驗(yàn)

為進(jìn)一步證明本文所提出DSOGI-PLL的有效性，搭建了一臺(tái)100kW光伏并網(wǎng)逆變器進(jìn)行驗(yàn)證。圖10為電網(wǎng)電壓不平衡跌落時(shí)，電網(wǎng)電壓和逆變器輸出電流波形。圖10中，當(dāng)電網(wǎng)電壓不平衡跌落時(shí)，系統(tǒng)輸出電流的相位和頻率仍能保持良好，未在輸出電流中引入諧波。

圖10 電壓不平衡跌落時(shí)實(shí)驗(yàn)波形圖Fig.10 Experiment waveforms with unbalanced drop of grid voltage

圖11為頻率快速擾動(dòng)至48Hz時(shí)，電網(wǎng)電壓和逆變器輸出電流波形?？梢钥闯?，在電網(wǎng)電壓頻率快速擾動(dòng)至48Hz時(shí)，系統(tǒng)輸出電流仍然可以保持良好的相位和頻率，未出現(xiàn)明顯的功率因數(shù)偏移。

圖12為電網(wǎng)電壓三相對(duì)稱跌落實(shí)驗(yàn)波形圖。圖12(a)中，電網(wǎng)電壓發(fā)生三相對(duì)稱跌落，跌落深度約為20%，且明顯可見(jiàn)跌落過(guò)程伴隨著電網(wǎng)電壓振蕩及相位突變。圖12(b)中，逆變器輸出電流在電網(wǎng)電壓突變時(shí)刻出現(xiàn)沖擊，之后逆變器迅速完成了輸出電流的相位調(diào)整，并向電網(wǎng)注入無(wú)功電流進(jìn)行支撐。

圖11 頻率擾動(dòng)時(shí)的實(shí)驗(yàn)波形圖Fig.11 Experiment waveforms with frequency disturbances

圖12 電網(wǎng)電壓三相對(duì)稱跌落實(shí)驗(yàn)波形圖Fig.12 Experiment waveforms with balanced drop of grid voltage

因此，在實(shí)際系統(tǒng)中，經(jīng)實(shí)驗(yàn)充分驗(yàn)證了DSOGI-PLL能夠在電網(wǎng)電壓不平衡、頻率突變、相位突變等復(fù)雜情況下準(zhǔn)確、快速地達(dá)到鎖相目的。

7 結(jié)論

針對(duì)傳統(tǒng)dq鎖相環(huán)在電網(wǎng)電壓不平衡及頻率擾動(dòng)時(shí)存在缺陷的問(wèn)題，文章提出了使用DSOGI-PLL技術(shù)。仿真及實(shí)驗(yàn)波形均證明：

(1)在電網(wǎng)電壓不平衡跌落時(shí)，DSOGI-PLL能夠很好地完成鎖相功能，輸出電流相位幾乎不受電網(wǎng)波動(dòng)影響。

(2)該方法在出現(xiàn)頻率擾動(dòng)時(shí)動(dòng)態(tài)響應(yīng)較快。

(3)在電壓相位突變時(shí)的動(dòng)態(tài)響應(yīng)速度滿足逆變器要求。

(4)該技術(shù)實(shí)現(xiàn)簡(jiǎn)單，無(wú)需復(fù)雜的算法，實(shí)時(shí)性好。

因此，本文所采用的DSOGI-PLL結(jié)構(gòu)是一種有效提高光伏并網(wǎng)逆變器在復(fù)雜電網(wǎng)環(huán)境下鎖相性能的方法。

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Design of high-performance phase locked loop used in grid-connected inverter

JIANG Yan-xing, PAN Yi-kun, DOU Wei

(Beijing Corona Science & Technology Co. Ltd.， Beijing 100083， China)

This paper proposes a rapid and accurate PLL method of extracting grid voltage phase, which is aimed to solve the traditional PLL performance degradation problem in the voltage drop, frequency disturbance and phase mutation. The scheme could extract positive sequence component while filtering out negative interfering component by applying double second-order generalized integral (DSOGI-PLL), thus attaining the goal of speed increase and steady state error reduction. It can extract the grid voltage positive sequence component effectively by using generalized integral and standard three-phase locked loop. Based on theoretic analysis a simulation of the proposed algorithm was build and verified by a 100kW grid-connected inverter. The simulation and experiment results indicate that this PLL can provide speedy and accurate positive sequence fundamental voltage phase and improve the grid-connected system control performance under the voltage drop, frequency disturbance and phase mutation conditions.

photovoltaic; grid-connected inverter; PLL; DSOGI

2015-12-24

國(guó)家高技術(shù)研究發(fā)展計(jì)劃(863計(jì)劃)項(xiàng)目(2011AA05A303)

江燕興(1977-)， 男， 北京籍， 工程師， 碩士， 研究方向?yàn)樾履茉窗l(fā)電技術(shù)； 潘逸菎(1987-)， 男， 北京籍， 工程師， 碩士， 研究方向?yàn)榇蠊β首兞骷夹g(shù)。

TM72

A

1003-3076(2016)07-0075-06