單軸應(yīng)變Si納米NMOSFET電特性優(yōu)化

廖晨光，郝敏如

(西安電子科技大學(xué) 微電子學(xué)院，陜西 西安 710071)

隨著微電子集成電路技術(shù)的快速發(fā)展，以互補型金屬氧化物為核心的半導(dǎo)體技術(shù)已進(jìn)入納米尺度，由于納米器件二級物理效應(yīng)對集成電路正常工作產(chǎn)生一定的影響，為了進(jìn)一步提高集成電路的性能, 國內(nèi)外各研究機構(gòu)都迫切開發(fā)各種新技術(shù)[1-4]。載流子遷移率高、帶隙可調(diào)，且與傳統(tǒng)Si工藝兼容等為應(yīng)變Si技術(shù)的優(yōu)勢，故其是目前提高應(yīng)變集成技術(shù)的重要途徑之一[5-9]。在應(yīng)變Si技術(shù)中, 單軸應(yīng)變相對于雙軸應(yīng)變更適用于CMOS集成電路制造，因而倍受關(guān)注。圍繞單軸應(yīng)變Si MOSFET的性能進(jìn)行了大量研究[10-16]。然而目前對于小尺寸單軸應(yīng)變Si NMOSFET器件溝道中產(chǎn)生應(yīng)變的機理分析的欠缺以及影響應(yīng)變器件電學(xué)特性參數(shù)優(yōu)化的研究鮮有報道。

因此，針對以上問題，本文利用Sentaurus TCAD軟件，通過對MOS器件源、柵、漏上淀積氮化硅薄膜來分析溝道中應(yīng)力的變化，同時對應(yīng)變器件的結(jié)構(gòu)參數(shù)進(jìn)行優(yōu)化，進(jìn)一步提高了器件的電學(xué)性能。采用軟件仿真分析的方法來優(yōu)化器件的工藝參數(shù)，為小尺寸單軸應(yīng)變Si NMOSFET器件制造工藝提供了有效參考。

1 溝道中單軸應(yīng)力的產(chǎn)生

首先，將NMOS的金屬柵、側(cè)墻以及柵介質(zhì)層去掉, 僅在“NMOS”上方僅覆蓋了一層SiN薄膜，其結(jié)構(gòu)如圖1 (a)所示。圖1 (b)為其對應(yīng)的Sentaurus-TCAD應(yīng)力分布仿真結(jié)果圖。由圖1(b)可見, 當(dāng)“NMOS”表面水平的時候，晶格失配存在于收縮的張應(yīng)力膜中，同時在溝道長度方向上器件的長度一定，所以在源/漏區(qū)以及溝道中不會產(chǎn)生形變。其次，在該“NMOS”溝道上方生長一層2 nm厚的柵氧化層，器件結(jié)構(gòu)如圖2(c)所示，即在“NMOS”溝道上方覆蓋了一層“薄臺階”，圖2(d)中Sentaurus-TCAD應(yīng)力分布仿真結(jié)果顯示：此現(xiàn)象下“NMOS”在溝道中以及源/漏區(qū)均存在應(yīng)力, 溝道中產(chǎn)生的是張應(yīng)力，源/漏區(qū)則是壓應(yīng)力。因此，由圖1和圖2可知“臺階”結(jié)構(gòu)是氮化硅薄膜導(dǎo)致NMOS溝道產(chǎn)生單軸應(yīng)變的必要條件。

圖1 多晶硅、側(cè)墻與柵氧化層去掉覆蓋SiN膜

2 氮化硅薄膜致應(yīng)變器件性能仿真

隨著集成電路繼續(xù)發(fā)展，集成電路的特征尺寸由深亞微米進(jìn)入納米級，為了更精確的研究納米尺度的器件，本文利用Sentaurus TCAD軟件進(jìn)行器件仿真，同時添加了小尺寸模型及遷移率模型等。采用器件結(jié)構(gòu)如圖3(a)所示，其中溝道張應(yīng)力通過淀積SiN應(yīng)力膜引入。圖3(b)和圖3(c)為90nm單軸應(yīng)變Si n型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(NMOSFET)在不同本征張應(yīng)力SiN膜下的轉(zhuǎn)移特性曲線和輸出特性曲線。從圖3中可以看出，，漏電流隨著本征張應(yīng)力的增大而提高，這主要是由于張應(yīng)力改變了電子能谷從而導(dǎo)致溝道內(nèi)電子遷移率的增大。電子遷移率隨著應(yīng)力增大到一定值時趨于飽和狀態(tài)。

圖2 僅存在柵氧化層覆蓋SiN膜

圖3 單軸應(yīng)變Si納米NMOSFET器件結(jié)構(gòu)圖以及轉(zhuǎn)移和輸出特性隨著張應(yīng)力的變化

圖4為線性區(qū)漏電流、跨導(dǎo)以及亞閾值斜率隨溝道長度變化的曲線。圖4(a)中可看出應(yīng)力作用下的漏電流隨溝道長度的增加而減小，即要增大漏電流可以減小溝道長度。從圖4(b)中看出，跨導(dǎo)隨著溝道長度的增加而變小，即柵極的控制能力減弱；亞閾值特性隨著柵長的增加反而有比較好的特性。

圖4 漏電流、跨導(dǎo)及亞閾值斜率隨著溝道長度的變化曲線

3 納米級應(yīng)變器件工藝參數(shù)優(yōu)化

為了深入的分析溝道中張應(yīng)力大小與器件結(jié)構(gòu)的關(guān)系，更好的優(yōu)化器件性能。柵氧化層厚度、SiN膜淀積次數(shù)和厚度等因素對溝道應(yīng)力的影響進(jìn)行了分析研究，從而優(yōu)化參數(shù)使得應(yīng)變NMOS器件性能得到了提升。柵氧化層厚度的減小會導(dǎo)致閾值電壓的減小，然而會增大漏電流。圖5為閾值電壓、飽和漏電流隨柵氧化層厚度的變化曲線。從圖5(a)中可知，相比于常規(guī)器件，應(yīng)變器件溝道中產(chǎn)生的應(yīng)力會使閾值電壓略有減小。圖5(b)中，飽和漏電流隨著柵氧化層厚度的減小而呈增大趨勢，這是由于閾值電壓越小，器件正常開啟越容易，在相同的漏電壓和柵電壓下，Id就越大。由于應(yīng)力存在于溝道中，隨著tox的減薄，提高了漏電流的增大幅度。圖5(c)是漏電壓0.05 V，柵極電壓為1.2 V時，柵電流隨著柵氧化層厚度變化的曲線。器件尺寸90 nm時，當(dāng)柵氧化層厚度從2.6 nm減薄至1.6 nm時，柵電流Ig提高了近6個數(shù)量級。根據(jù)圖5所示，可以得出：90 nm應(yīng)變NMOS柵氧化層的厚度減薄的極限為2 nm，65 nm應(yīng)變NMOS為1.55 nm，45 nm應(yīng)變NMOS為1.3 nm。

圖5 (a)閾值電壓(b)漏電流(c)柵電流隨柵氧化層厚度的變化

圖6為溝道中張應(yīng)力隨著應(yīng)力薄膜淀積次數(shù)以及厚度的變化曲線圖。本征應(yīng)力設(shè)定為1 GPa，由圖6(a)可知，溝道中的張應(yīng)力隨著淀積次數(shù)(times)的增加而逐漸提高。在溝道中心處，times=1時和times=60時，張應(yīng)力值分別為251.1 MPa和150.7 MPa，應(yīng)力大小提高了67%。此外，可看出當(dāng)?shù)矸e次數(shù)大于20次，溝道應(yīng)力值隨著times的增加而緩慢增加，最后趨于飽和。由圖6(b)可知溝道內(nèi)的張應(yīng)力隨著張應(yīng)力膜厚度(thickness)的增加逐漸增大。當(dāng)thickness=5 nm和thickness=100 nm時，溝道中心張應(yīng)力分別為32.4 MPa和246.5 MPa，數(shù)值上增加了214.1 MPa，提高了近6.5倍；當(dāng)thickness從100 nm增加到400 nm時，溝道中心的張應(yīng)力提高至277 MPa，增加了30.5 MPa，增幅只有0.12倍。整體呈現(xiàn)出的變化趨勢為：當(dāng)thickness<100 nm時，溝道應(yīng)力迅速增大，然而當(dāng)thickness>100 nm時，溝道張應(yīng)力增大趨勢變緩，最終趨于飽和。因此，通過分析可得知應(yīng)力薄膜淀積次數(shù)以及厚度的持續(xù)增加并不會引起溝道應(yīng)力的繼續(xù)提高，同時考慮到繼續(xù)增大薄膜的淀積次數(shù)和厚度只會增加工藝的復(fù)雜度以及成本。因此將氮化硅張應(yīng)力膜淀積次數(shù)控制在約20次以及淀積厚度控制在100 nm是合理的。

圖6 應(yīng)力分布隨著SiN張應(yīng)力膜淀積次數(shù)以及厚度的變化關(guān)系

圖7分別為90 nm，65 nm和45 nm的單軸應(yīng)變Si納米NMOS器件轉(zhuǎn)移特性曲線和輸出曲線。所加?xùn)烹妷汉吐╇妷壕鶠?.2 V，SiN張應(yīng)力膜的本征應(yīng)力為1 GPa。對于90 nmNMOS器件，加應(yīng)力前后飽和漏電流增幅比為26.8%；對于 65 nmNMOS器件，加應(yīng)力前后飽和漏電流增幅為28.7%；對于45 nmNMOS器件，加應(yīng)力前后飽和漏電流增幅為29.9%。此外，90 nm、65 nm和45 nm應(yīng)變后Ioff_sat分別為10 nA，87 nA和105 nA，保持了良好的電流開關(guān)比。

圖7 優(yōu)化后的單軸應(yīng)變Si納米NMOS器件轉(zhuǎn)移和輸出特性

4 結(jié)束語

本文主要利用Sentaurus TCAD軟件對氮化硅薄膜在MOS器件溝道中引入應(yīng)力的機理進(jìn)行分析以及對應(yīng)變器件的結(jié)構(gòu)參數(shù)進(jìn)行優(yōu)化，進(jìn)一步使提高了器件的電學(xué)性能，并且提出了相對優(yōu)化的單軸應(yīng)變Si納米NMOS器件。結(jié)果顯示，90 nm、65 nm、45 nm的單軸應(yīng)變Si納米NMOS器件柵氧化層的厚度減薄的極限分別為2 nm，1.5 5nm，1.3 nm，同時3個特征尺寸下，最優(yōu)氮化硅薄膜厚度和淀積次數(shù)分別為100 nm和20次。仿真模擬90 nm 、65 nm、45 nm 應(yīng)變NMOS驅(qū)動電流相對常規(guī)器件分別提升了 26.8% 、28.7% 和 29.9%。利用Sentaurus TCAD軟件仿真分析，為小尺寸單軸應(yīng)變Si NMOSFET器件制造工藝提供了參考。