基于VHDL的高速數(shù)據(jù)鏈路設計應用*

范國生

(武漢市人民檢察院信息網(wǎng)絡中心　武漢　430015)

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基于VHDL的高速數(shù)據(jù)鏈路設計應用*

范國生

(武漢市人民檢察院信息網(wǎng)絡中心武漢430015)

摘要為解決雷達系統(tǒng)中各子系統(tǒng)之間數(shù)據(jù)的實時、高速、可靠傳輸問題,設計了一種基于VHDL的高速數(shù)據(jù)傳輸鏈路方案。論文根據(jù)數(shù)據(jù)傳輸協(xié)議和數(shù)據(jù)傳輸時序關系,給出了設計思路和具體實現(xiàn)方法,并通過仿真和實際應用驗證了該設計的可行性,該設計已成功應用于某型雷達上。

關鍵詞高速數(shù)據(jù)傳輸鏈路; VHDL; 低壓差分信號

Design and Application of High Speed Data Link Based on VHDL

FAN Guosheng

(Information Network Center, The People’s Procuratorate of Wuhan, Wuhan430015)

AbstractIn order to solve the real-time, high-speed, reliable transmission of data between the subsystems in the radar system, this paper describes the design of a high speed data transmission link based on VHDL. According to the data transmission protocol and data transmission timing relationship, this paper gives the design ideas and realization method, and the feasibility of the design is verified by simulation and practical application. The design has been successfully applied in a radar system.

Key Wordshigh speed data transmission link, VHDL, LVDS

Class NumberTN911

1引言

隨著距離分辨力的提高和工作帶寬的增加,現(xiàn)代雷達系統(tǒng)需要快速采集、準確傳輸大量的雷達回波信息并對這些信息進行處理和提取,雷達系統(tǒng)中各子系統(tǒng)之間要傳送大量的數(shù)據(jù),這些數(shù)據(jù)的實時、高速、可靠地傳輸成為構建現(xiàn)代雷達系統(tǒng)必須要解決的關鍵問題[1],而在現(xiàn)代數(shù)字系統(tǒng)互聯(lián)數(shù)據(jù)傳輸中,傳統(tǒng)的并行總線已不能滿足高速數(shù)據(jù)傳輸?shù)男枨骩2]。本文針對某型雷達的技術要求,設計了一種基于VHDL[3]的高速數(shù)據(jù)傳輸鏈路,電路功能在FPGA上實現(xiàn),并通過仿真和實際應用,驗證了設計的可行性。

2系統(tǒng)設計方案

2.1系統(tǒng)設計思路

傳統(tǒng)的雷達系統(tǒng)一般都是運用共享總線結構式的并行總線來實現(xiàn)數(shù)據(jù)傳輸[4],由于并行共享總線在時序同步、信號偏移、抗干擾能力、設計復雜度和設計成本等方面存在一定的缺陷,傳統(tǒng)的并行共享總線己經(jīng)不能夠滿足等現(xiàn)代雷達對數(shù)據(jù)傳輸?shù)男枨?高速數(shù)據(jù)傳輸?shù)膶崿F(xiàn)方法轉向了串行方式[5]。高速串行數(shù)據(jù)通訊通常把時鐘信號嵌入到數(shù)據(jù)當中,在接收端使用時鐘數(shù)據(jù)恢復,從數(shù)據(jù)中提取同步時鐘信號來恢復數(shù)據(jù),當輸入數(shù)據(jù)和輸入時鐘不同步,不滿足建立與保持時間要求,或串行鏈路只傳輸數(shù)據(jù)、無同步時鐘,則給串行數(shù)據(jù)恢復帶來困難[6～7]。

基于上述問題,本方案將數(shù)據(jù)和同步信號各采用獨立鏈路,確保數(shù)據(jù)傳輸?shù)目煽啃院屯暾浴Ｎ锢礞溌穼拥膫鬏斝阅芤彩侵萍s高速串行數(shù)據(jù)鏈路傳輸性能的關鍵因素之一,方案采用低壓差分信號[8](Low Voltage Differential Signaling,LVDS)接口技術。LVDS傳輸接口具有高速率、低功耗、低噪聲和低電磁干擾等優(yōu)點,可實現(xiàn)數(shù)據(jù)的高速、可靠遠距離傳輸[9～10]。

雷達信息數(shù)據(jù)和同步信號的處理用VHDL硬件描述語言程序設計,電路功能在FPGA上實現(xiàn),物理鏈路層設計采用LVDS標準接口芯片,使得設計能靈活方便地融合到雷達系統(tǒng)整體設計中,實現(xiàn)了數(shù)據(jù)傳輸鏈路的模塊化、可移植化。

2.2系統(tǒng)結構

圖1　系統(tǒng)結構圖

系統(tǒng)由發(fā)送模塊、同步信號產(chǎn)生模塊、LVDS電平轉換模塊、接收模塊組成(見圖1)。數(shù)據(jù)編碼模塊將回波信號數(shù)據(jù)、目標參數(shù)數(shù)據(jù)根據(jù)相應的傳輸協(xié)議編碼為含有起始位和終止位的數(shù)據(jù)組,編碼后的數(shù)據(jù)組在導前觸發(fā)、同步時鐘和幀同步信號的同步下經(jīng)并串轉換形成高速串行數(shù)據(jù)流。LVDS接口將數(shù)據(jù)流數(shù)字信號轉變成差分信號,差分信號在物理鏈路上傳輸。接收模塊在導前觸發(fā)、同步時鐘和幀同步信號的同步下接收串行數(shù)據(jù),解碼電路將接收的回波信號數(shù)據(jù)、目標參數(shù)數(shù)據(jù)按照相應的傳輸協(xié)議還原為原始數(shù)據(jù)。

3方案實現(xiàn)

3.1數(shù)據(jù)傳輸時序

數(shù)據(jù)傳輸時序如圖2所示,本設計中數(shù)據(jù)信號和同步信號各占用獨立鏈路,導前觸發(fā)信號是雷達系統(tǒng)的主同步信號,雷達系統(tǒng)以此信號同步工作,同步信號產(chǎn)生模塊在導前觸發(fā)的同步下利用時鐘信號產(chǎn)生幀同步信號,幀同步信號周期由數(shù)據(jù)寬度決定,本設計中數(shù)據(jù)寬度為8bits。數(shù)據(jù)在幀同步和時鐘的同步下在數(shù)據(jù)鏈路中串行傳輸。

圖2　高速數(shù)據(jù)鏈路時序圖

3.2數(shù)據(jù)傳輸協(xié)議

方案中高速數(shù)據(jù)鏈路要傳輸?shù)臄?shù)據(jù)主要有回波信號數(shù)據(jù)和參數(shù)數(shù)據(jù),參數(shù)包括目標的點跡信息(方位、距離、高度、雜波狀態(tài)、時間等)和雷達當前的工作參數(shù)(方位、頻率、波形、重復頻率等)。回波信號數(shù)據(jù)占用一個數(shù)據(jù)傳送鏈路,I路傳送8bits正?；夭ㄐ盘?Q路傳送8bits處理后回波信號。參數(shù)數(shù)據(jù)的傳送占用一個數(shù)據(jù)鏈路,I路傳送點跡信息,Q路傳工作參數(shù)。

目標點跡數(shù)據(jù)傳輸協(xié)議如表1所示。

工作參數(shù)數(shù)據(jù)傳輸協(xié)議如表2所示。

3.3系統(tǒng)功能模塊設計

系統(tǒng)用VHDL語言程序設計完成,電路功能在FPGA上實現(xiàn),本文以工作參數(shù)數(shù)據(jù)傳輸為例,闡述高速數(shù)據(jù)鏈路方案設計實現(xiàn)過程。

表1　目標點跡數(shù)據(jù)傳輸協(xié)議

3.3.1發(fā)送模塊設計

在發(fā)送模塊程序設計中,設計一個TXSYNCON幀同步計數(shù)器,對幀同步信號計數(shù),當計數(shù)滿7(工作參數(shù)數(shù)據(jù)幀數(shù))時TXSYNCON清零?？筛鶕?jù)TXSYNCON計數(shù)值將電路設定為兩種狀態(tài)(見圖3),計數(shù)值等于0時為數(shù)據(jù)編碼狀態(tài),此狀態(tài)下電路完成: 1) 將天線方位、工作參數(shù)按工作參數(shù)數(shù)據(jù)傳輸協(xié)議存入發(fā)送數(shù)據(jù)緩存器; 2) 起始位發(fā)送。計數(shù)值為1～7時為數(shù)據(jù)并串轉換狀態(tài),此狀態(tài)下電路完成工作參數(shù)及數(shù)據(jù)終止位數(shù)據(jù)串行發(fā)送。

表2　工作參數(shù)數(shù)據(jù)傳輸協(xié)議

圖3　數(shù)據(jù)發(fā)送狀態(tài)圖

3.3.2接收模塊設計

在接收模塊程序設計中,數(shù)據(jù)串并轉換和數(shù)據(jù)解碼兩個功能塊同步并行工作,串并轉換功能塊實時接收數(shù)據(jù),數(shù)據(jù)解碼功能塊根據(jù)傳輸協(xié)議對接收的數(shù)據(jù)解碼還原。

· 數(shù)據(jù)串并轉換:以幀同步為同步信號,每個時鐘信號上升沿接收串行數(shù)據(jù)并存入數(shù)據(jù)緩存器,每個接收幀周期內緩存器中的數(shù)據(jù)即為發(fā)送端發(fā)送的工作參數(shù)數(shù)據(jù)組中的一幀數(shù)據(jù),數(shù)據(jù)由串行轉為并行。

· 數(shù)據(jù)解碼:數(shù)據(jù)解碼分為等待起始位和數(shù)據(jù)還原兩種狀態(tài)(見圖4)。設計一個狀態(tài)標記SYNflag,電路初始狀態(tài)為SYNflag=0狀態(tài),即等待起始位狀態(tài),此狀態(tài)下完成: 1) 判斷數(shù)據(jù)還原狀態(tài)下參數(shù)數(shù)據(jù)緩存中最后一幀數(shù)據(jù)是否為終止位,如果是終止位則按傳輸協(xié)議輸出相應工作參數(shù)數(shù)據(jù); 2) 等待接收數(shù)據(jù)起始位,一旦接收到起始位,置狀態(tài)標記SYNflag為1,電路進入數(shù)據(jù)還原狀態(tài)。數(shù)據(jù)還原狀態(tài)下完成: 1) 設計一個RXSYNCON幀同步計數(shù)器,對幀同步信號TXSYN計數(shù),計數(shù)器寬度根據(jù)工作參數(shù)數(shù)據(jù)組長度定制,計數(shù)器計滿表示接收完一組數(shù)據(jù),計數(shù)器清零,置狀態(tài)標記SYNflag為0; 2) 將接收到的數(shù)據(jù)按幀存入?yún)?shù)數(shù)據(jù)緩存。

圖4　數(shù)據(jù)解碼狀態(tài)圖

4系統(tǒng)仿真及實際應用

4.1仿真測試分析

為了驗證設計方案的正確性和可行性,在QuartusⅡ軟件平臺下對發(fā)送模塊和接收模塊進行時序仿真,仿真結果如圖5和圖6所示。

圖5為工作參數(shù)發(fā)送仿真結果圖。TXC為發(fā)送時鐘信號,TXSYN為發(fā)送幀同步信號,TXSYNCON為幀同步計數(shù)器,AV_IN為天線方位數(shù)據(jù),W_IN等為其它工作參數(shù),TXD為發(fā)送的串行數(shù)據(jù)。圖中顯示兩組工作參數(shù)發(fā)送結果,TXC時鐘設定為100MHz,天線方位參數(shù)AV_IN設定為二進制數(shù)101001和101011,其它參數(shù)設定為0,圖中仿真結果顯示:TXSYNCON為0狀態(tài)時,電路讀入工作參數(shù)數(shù)據(jù),TXSYNCON為1～7狀態(tài)時,電路正確發(fā)送含起始位、參數(shù)位和終止位的TXD串行數(shù)據(jù),仿真結果符合設計要求。

圖5　發(fā)送模塊仿真圖

圖6為工作參數(shù)接收仿真結果圖。RXC為100MHz時鐘信號,RXSYN為幀同步信號,RXD為串行接收數(shù)據(jù),AV為接收的天線方位參數(shù)數(shù)據(jù)。仿真時電路接收兩組發(fā)送模塊發(fā)送的參數(shù)數(shù)據(jù),AV輸出值為101001和101011,仿真結果符合設計要求。

圖6　接收模塊仿真圖

4.2實際應用效果

將設計應用于某雷達系統(tǒng),雷達在正常工作狀

態(tài)下探測目標,探測結果在雷達顯示等終端設備上顯示,終端顯示結果如圖7所示,圖中顯示了雷達回波信息和回波點跡以及工作參數(shù)信息。通過檢飛等實踐測試,結果證明:該設計符合要求。

圖7　雷達終端顯示

5結語

本文針對某型雷達技術要求設計的高速串行數(shù)據(jù)傳輸鏈路,解決了雷達系統(tǒng)中各子系統(tǒng)之間數(shù)據(jù)的實時、高速、可靠地傳輸問題,目前此設計已在該型雷達上得到了很好的實際應用,證明了設計具有一定的實用價值。

參 考 文 獻

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中圖分類號TN911

DOI:10.3969/j.issn.1672-9730.2016.01.017

作者簡介:范國生,男,碩士,工程師,研究方向:計算機模擬仿真。

基金項目:檢察技術(編號:JBKY20150620)資助。

*收稿日期:2015年7月1日,修回日期:2015年8月27日