千兆以太網(wǎng)高速數(shù)據(jù)通信記錄系統(tǒng)①

姚 旺, 李 璞,2, 李 環(huán), 金紅新, 牟宏偉

1(中國運載火箭技術(shù)研究院, 北京 100076)2(國防科技大學(xué), 長沙 410073)

千兆以太網(wǎng)高速數(shù)據(jù)通信記錄系統(tǒng)①

姚 旺1, 李 璞1,2, 李 環(huán)1, 金紅新1, 牟宏偉1

1(中國運載火箭技術(shù)研究院, 北京 100076)2(國防科技大學(xué), 長沙 410073)

為開展航空、航天領(lǐng)域各項專項試驗并實現(xiàn)數(shù)據(jù)獲取與分析, 提出了一種基于FPGA的具備千兆以太網(wǎng)接口的高速數(shù)據(jù)通信記錄系統(tǒng)的設(shè)計方案, 詳細描述了該記錄系統(tǒng)的功能設(shè)計、硬件設(shè)計、接口設(shè)計、嵌入式軟件設(shè)計方法, 其主要功能是通過通信接口與配套使用的系統(tǒng)進行通信, 在通信過程中, 將所有的通信數(shù)據(jù)記錄至非易失性存儲器中, 事后通過數(shù)據(jù)讀取接口將記錄的數(shù)據(jù)讀取至上位機完成數(shù)據(jù)處理與分析.

以太網(wǎng); 通信; 記錄; 設(shè)計

隨著工業(yè)技術(shù)的不斷發(fā)展, 特別是在航天、航空與工業(yè)控制領(lǐng)域, 為了驗證某項新技術(shù)的攻關(guān)情況或者某種新研制的產(chǎn)品的功能與性能是否合格, 均需要開展多項的專項試驗, 通過在試驗中獲取海量的試驗數(shù)據(jù), 并針對這些數(shù)據(jù)開展詳細的數(shù)據(jù)分析工作, 才能夠支撐進一步的技術(shù)攻關(guān)或者產(chǎn)品改進工作[1]. 因此, 對于海量試驗數(shù)據(jù)的獲取對于技術(shù)突破與產(chǎn)品研制均是十分重要的. 但是, 隨著航天、航空與工業(yè)控制領(lǐng)域的不斷延伸, 其技術(shù)驗證與產(chǎn)品的使用環(huán)境日漸復(fù)雜, 利用人工的手段完成數(shù)據(jù)的記錄已經(jīng)難以實現(xiàn),需要研制專用的配套數(shù)據(jù)記錄系統(tǒng), 在開展飛行試驗中完成所有數(shù)據(jù)的記錄. 試驗結(jié)束后, 設(shè)計人員需要將試驗數(shù)據(jù)從數(shù)據(jù)記錄系統(tǒng)中讀出, 并完成數(shù)據(jù)分析.

在很多種情況下, 試驗中需要數(shù)據(jù)記錄系統(tǒng)持續(xù)記錄, 在全部試驗完成后, 再完成數(shù)據(jù)的讀取, 這使得數(shù)據(jù)記錄系統(tǒng)將會記錄海量的試驗數(shù)據(jù). 傳統(tǒng)的數(shù)據(jù)記錄系統(tǒng)在讀取數(shù)據(jù)時, 多采用串口[2-4]、USB接口[5-7]等. 對于串口, 其最高速率約可達到10Mbps(理論值),對于USB2.0接口, 約可達到480Mbps(理論值). 當(dāng)時候讀取海量數(shù)據(jù)時, 采用傳統(tǒng)的串口、USB接口傳輸數(shù)據(jù)往往需要花費數(shù)十小時, 不能滿足快速獲取試驗數(shù)據(jù)、持續(xù)開展試驗的需求.

隨著網(wǎng)絡(luò)技術(shù)的不斷發(fā)展, 以太網(wǎng)的速度由10Mbps發(fā)展到1000Mbps, 其高速穩(wěn)定工作的能力使其可以應(yīng)用到海量數(shù)據(jù)的傳輸[8-10]. 本文設(shè)計了一種基于FPGA的具備千兆以太網(wǎng)接口的數(shù)據(jù)通信記錄系統(tǒng), 可通過RS485接口接收試驗數(shù)據(jù), 將海量試驗數(shù)據(jù)存儲至FLASH中, 并可針對FLASH進行管理, 同時可通過千兆以太網(wǎng)接口以1000Mbps的速率向上位機完成數(shù)據(jù)傳輸, 大大縮短了傳統(tǒng)串口、USB等慢速接口傳輸數(shù)據(jù)所需要花費的時間, 在航天、航空與工業(yè)控制領(lǐng)域中具有廣泛的應(yīng)用前景. 接口傳輸數(shù)據(jù)所需要花費的時間, 在航天、航空與工業(yè)控制領(lǐng)域中具有廣泛的應(yīng)用前景.

1 功能設(shè)計

本文設(shè)計的具備千兆以太網(wǎng)接口的通信記錄系統(tǒng),具有兩種工作模式. 模式一為與被測系統(tǒng)通信, 模式二為與上位機進行通信.

在模式一中, 通信記錄系統(tǒng)與被測系統(tǒng)通過一路RS485接口相連接, 通信記錄系統(tǒng)以20ms為通信周期,向被測系統(tǒng)發(fā)送測試指令, 被測系統(tǒng)接收到測試指令后, 回送相關(guān)的測試數(shù)據(jù), 通信記錄系統(tǒng)將接收到的所有測試數(shù)據(jù), 連同發(fā)送的測試指令, 記錄到FLASH中.

在模式二中, 通信記錄系統(tǒng)通過千兆以太網(wǎng)接口與上位機(PC機)相連接, 通過運行在上位機的配套軟件管理通信記錄系統(tǒng). 上位機的軟件如圖1所示. 通過上位機軟件, 可完成對于存儲在通信記錄系統(tǒng)的數(shù)據(jù)進行查找, 查詢結(jié)果顯示在軟件“查詢結(jié)果”區(qū)域,用戶可選取某一包數(shù)據(jù), 點擊“讀取FLASH”按鈕, 將該包數(shù)據(jù)從通信記錄系統(tǒng)中通過千兆網(wǎng)口讀取至上位機中, 之后用戶可點擊“存為Excel”按鈕, 將數(shù)據(jù)存儲為特定格式文件, 便于事后的數(shù)據(jù)處理.

圖1 上位機操作軟件

除了完成對于通信記錄系統(tǒng)存儲的系統(tǒng)的讀取,通過上位機軟件可針對通信記錄系統(tǒng)進行日常的維護,主要包括對于通信記錄系統(tǒng)中存儲的數(shù)據(jù)擦除功能與標(biāo)記存儲器壞塊的功能. 數(shù)據(jù)擦除功能用于在通信記錄系統(tǒng)長時間使用后, 系統(tǒng)中存儲了大量的數(shù)據(jù), 用戶可以選擇將數(shù)據(jù)擦除; 標(biāo)記存儲器壞塊功能用于系統(tǒng)在使用過程中定期的維護, 系統(tǒng)在使用過程中, 存儲介質(zhì)有可能出現(xiàn)個別的壞塊, 通過標(biāo)記存儲器的壞塊功能, 當(dāng)系統(tǒng)在記錄數(shù)據(jù)時, 可跳過特定的壞塊, 確保即使出現(xiàn)個別壞塊也不影響整個通信記錄系統(tǒng)的使用.

2 詳細設(shè)計

通信記錄系統(tǒng)的數(shù)據(jù)處理核心為FPGA, 型號為Xilinx公司Virtex-5系列的XC5VLX50T, 非易失性存儲器選用三星公司FLASH, 型號為K9K8G08U0M,容量為8Gb.

根據(jù)功能需求, 將核心FPGA劃分為通信管理模塊、FLASH管理模塊與以太網(wǎng)IP核控制模塊, 通信記錄系統(tǒng)的系統(tǒng)架構(gòu)如圖2所示.

圖2 通信記錄系統(tǒng)架構(gòu)圖

當(dāng)通信記錄系統(tǒng)工作于模式一時, 通信記錄系統(tǒng)通過RS485接口與被測系統(tǒng)相連接, 通信記錄系統(tǒng)上電后, 通信管理模塊通過定時器, 以20ms為周期, 讀取發(fā)送數(shù)據(jù)RAM中存儲的測試指令, 將該測試指令完成并串轉(zhuǎn)換, 構(gòu)建同步時鐘, 通過RS485接口發(fā)送至被測系統(tǒng); 被測系統(tǒng)接收到該測試指令后, 通過RS485接口回送測試數(shù)據(jù), 通信管理模塊將該測試數(shù)據(jù)完成串并轉(zhuǎn)換, 并存儲于接收數(shù)據(jù)RAM中, FLASH管理模塊讀取接收數(shù)據(jù)RAM中的數(shù)據(jù), 通過FLASH寫入模塊, 將測試數(shù)據(jù)寫入至FLASH中.

當(dāng)通信記錄系統(tǒng)工作于模式二時, 通信記錄系統(tǒng)通過網(wǎng)口與上位機相連接, 上位機通過網(wǎng)口向通信記錄系統(tǒng)發(fā)送控制指令, 主要包括握手指令、數(shù)據(jù)查詢指令、數(shù)據(jù)讀取指令、擦除數(shù)據(jù)指令與標(biāo)記壞塊指令,通信記錄系統(tǒng)接收到控制指令后, 通過以太網(wǎng)IP核控制模塊, 完成網(wǎng)絡(luò)接口協(xié)議的解析, 之后FLASH管理模塊通過指令譯碼模塊, 完成指令譯碼, 識別上位機發(fā)送的控制指令, 并根據(jù)相應(yīng)的控制指令, 調(diào)用FLASH寫入模塊、讀取模塊與擦除模塊, 完成針對FLASH的特定操作, 并將相應(yīng)的數(shù)據(jù)通過以太網(wǎng)IP核控制模塊回送至上位機.

2.1 通信記錄模塊

通信記錄模塊由發(fā)送數(shù)據(jù)RAM、接收數(shù)據(jù)RAM、串并轉(zhuǎn)換模塊與并串轉(zhuǎn)換模塊組成. 利用FPGA內(nèi)RAM資源, 例化2個容量為64×8bit的雙口RAM, 分別作為發(fā)送數(shù)據(jù)RAM與接收數(shù)據(jù)RAM, 其中將發(fā)送RAM中寫入初始化的測試指令數(shù)據(jù).

通信記錄系統(tǒng)上電后, 讀取發(fā)送數(shù)據(jù)RAM中的測試指令數(shù)據(jù), 利用并串轉(zhuǎn)換模塊將讀取的RAM數(shù)據(jù)加入兩個字節(jié)的數(shù)據(jù)幀頭(0x7E7E), 并逐個字節(jié)進行CRC校驗計算, 最后將CRC校驗和結(jié)果(1字節(jié))作為幀尾附加在測試數(shù)據(jù)最后, 以20ms為周期輸出.

當(dāng)被測系統(tǒng)收到測試指令后, 向通信記錄系統(tǒng)回復(fù)測試數(shù)據(jù), 串并轉(zhuǎn)換模塊首先識別兩個字節(jié)的數(shù)據(jù)幀頭(0x7E7E), 幀頭正確后, 按字節(jié)計算CRC校驗和,最后將計算的校驗和與幀尾的校驗和相比對, 數(shù)據(jù)一致視為通過校驗, 將該幀數(shù)據(jù)存儲至接收數(shù)據(jù)RAM中. 同時調(diào)用FLASH管理模塊, 將該幀數(shù)據(jù)存儲至FLASH中.

2.2 FLASH管理模塊

本通信記錄系統(tǒng)選用的FLASH為K9K8G08U0M,由8192個塊組成, 其中每1塊包括64頁, 每頁包含2048+64=2112Byte字節(jié), FLASH總共包含512K頁, 總?cè)萘繛?448Mbits.

為了便于管理FLASH中的數(shù)據(jù), 將FLASH中數(shù)據(jù)存儲格式構(gòu)建如表1所示. 對于每頁數(shù)據(jù), 前四個字節(jié)為數(shù)據(jù)頭, 從字節(jié)5至字節(jié)2K為記錄的測試數(shù)據(jù),每頁中2K后的字節(jié)不使用. 由于FLASH中的數(shù)據(jù)字初始狀態(tài)均為0xFF, 因此, 將每頁數(shù)據(jù)頭的初始值設(shè)計為0xFFFFFFFF, 并用于表示第1次試驗數(shù)據(jù), 為了區(qū)分每次試驗的試驗數(shù)據(jù)(每次試驗中, 通信記錄系統(tǒng)持續(xù)加電, 試驗完成后斷電), 將每次試驗數(shù)據(jù)的數(shù)據(jù)頭依次減1, 例如: 第2次試驗數(shù)據(jù)的數(shù)據(jù)頭為0xFFFFFFFE, 第3次試驗數(shù)據(jù)的是巨頭為0xFFFFFFFD, 以此類推.

FLASH中第1塊至第8191塊用于記錄試驗數(shù)據(jù),第8292塊中的第512K頁用于記錄FLASH的壞塊信息.

表1 FLASH中數(shù)據(jù)存儲格式

FLASH管理模塊包括指令譯碼模塊、FLASH寫入模塊、FLASH擦寫模塊與FLASH讀取模塊. FLASH管理模塊一方面執(zhí)行上位機發(fā)送的控制指令, 另一方面管理FLASH, 完成數(shù)據(jù)的存儲、擦除與讀取. FLASH管理模塊主要完成的功能如下:

① 上電后查找本次試驗數(shù)據(jù)開始記錄的位置;

② 與測試系統(tǒng)連接時, 記錄試驗數(shù)據(jù);

③ 根據(jù)上位機指令, 查找歷史試驗數(shù)據(jù)記錄的位置;

④ 根據(jù)上位機指令, 讀取歷史試驗數(shù)據(jù);

⑤ 根據(jù)上位機指令, 擦除歷史試驗數(shù)據(jù);

⑥ 根據(jù)上位機指令, 標(biāo)記壞塊.

2.2.1 查找數(shù)據(jù)起始位置

為了保證本次試驗數(shù)據(jù)不能覆蓋之前記錄的試驗數(shù)據(jù), 通信記錄系統(tǒng)上電后, 首先需要查找本次試驗數(shù)據(jù)應(yīng)該寫入FLASH的起始位置. 具體實現(xiàn)方法為:當(dāng)系統(tǒng)上電后, FLASH管理模塊首先逐頁讀取FLASH中每頁的數(shù)據(jù)頭(前4個字節(jié)), 并與前一頁的數(shù)據(jù)頭相比較, 若本次讀取的數(shù)據(jù)頭的值不大于前一頁的值時,說明當(dāng)前頁不是本次試驗數(shù)據(jù)應(yīng)該寫入的起始位置,應(yīng)該繼續(xù)讀取下一頁; 若當(dāng)前頁的數(shù)據(jù)頭的值大于前一頁的值, 則說明本頁為本次試驗數(shù)據(jù)FLASH的起始記錄地址. 本次試驗數(shù)據(jù)在記錄時從本頁開始記錄, 并將上一頁的數(shù)據(jù)頭的值減1, 作為本次試驗的數(shù)據(jù)頭.

2.2.2 記錄測試數(shù)據(jù)

通信記錄系統(tǒng)上電完成查找數(shù)據(jù)起始位置后, 以20ms為周期向被測系統(tǒng)通過RS485發(fā)送測試指令, 被測系統(tǒng)接收到測試指令后, 向通信記錄系統(tǒng)回復(fù)長度為60字節(jié)的測試數(shù)據(jù), 通信記錄系統(tǒng)首先將該幀數(shù)據(jù)存儲至接收數(shù)據(jù)RAM中, 待數(shù)據(jù)接收完畢, FLASH寫入模塊將該幀數(shù)據(jù)從RAM中讀出, 在該幀數(shù)據(jù)前加入本次試驗的數(shù)據(jù)頭, 順序?qū)懭氲奖敬卧囼灁?shù)據(jù)記錄的FLASH頁地址中. 由于單幀測試數(shù)據(jù)(含數(shù)據(jù)頭)不超過64字節(jié), 為保證數(shù)據(jù)對齊, 每幀數(shù)據(jù)在測試數(shù)據(jù)之后補齊至64字節(jié), 因此FLASH每頁可記錄32幀測試數(shù)據(jù).

2.2.3 查找歷史數(shù)據(jù)記錄位置

當(dāng)通信記錄系統(tǒng)連接上位機時, 可利用上位機軟件, 查找歷史試驗數(shù)據(jù)在FLASH中存儲的位置. 當(dāng)用戶在點擊上位機軟件中“查找數(shù)據(jù)位置”按鈕時, 上位機通過網(wǎng)口向通信記錄系統(tǒng)發(fā)送查找數(shù)據(jù)位置指令,通信記錄系統(tǒng)接收到指令后, FLASH讀取模塊逐頁讀取FLASH每頁的數(shù)據(jù)頭, 并將該頁的數(shù)據(jù)頭與前一頁的數(shù)據(jù)頭相比較, 如果該頁數(shù)據(jù)頭不大于前一頁的數(shù)據(jù)頭, 則將該頁的數(shù)據(jù)頭通過網(wǎng)口發(fā)送給上位機; 如果該頁數(shù)據(jù)頭大于前一頁的數(shù)據(jù)頭, 則說明該頁之后的數(shù)據(jù)不是歷史數(shù)據(jù), 此后不再讀取下一頁的數(shù)據(jù)頭.上位機收取到FLASH逐頁的數(shù)據(jù)頭后, 利用上位機軟件, 計算每幀數(shù)據(jù)的起始頁與終止頁, 并顯示在上位機軟件界面上.

2.2.4 讀取歷史試驗數(shù)據(jù)

通信記錄系統(tǒng)連接上位機后, 用戶可以選取任意一次歷史試驗數(shù)據(jù), 點擊“讀取FLASH”按鈕, 上位機將需要讀取FLASH的起始頁地址與終止頁地址通過網(wǎng)口發(fā)送至通信記錄系統(tǒng), FLASH管理模塊中的指令譯碼模塊解析出起始頁地址與終止頁地址, 驅(qū)動FLASH讀取模塊, 從起始頁至終止頁逐頁將數(shù)據(jù)從FLASH中讀出, 通過網(wǎng)口發(fā)送至上位機.

2.2.5 擦除歷史試驗數(shù)據(jù)

通信記錄系統(tǒng)連接上位機后, 用戶可以點擊上位機軟件中“擦除FLASH”按鈕, 上位機向通信記錄系統(tǒng)發(fā)送擦除FLASH指令, FLASH管理模塊中的指令譯碼模塊識別該指令, 驅(qū)動FLASH擦寫模塊, 擦除FLASH第1塊至第8191塊的試驗數(shù)據(jù), 由于FLASH的第8192塊中記錄著FLASH的壞塊信息, 該塊數(shù)據(jù)不擦除.

2.2.6 標(biāo)記壞塊

在通信記錄系統(tǒng)長期使用過程中, FLASH可能產(chǎn)生壞塊, 在存儲數(shù)據(jù)的時候, 壞塊是不能成功寫入數(shù)據(jù)的, 因此需要在存儲數(shù)據(jù)的時識別壞塊并跳過.

用戶通過上位機軟件點擊“標(biāo)記壞塊”按鈕, 上位機通過網(wǎng)口向通信記錄系統(tǒng)發(fā)送標(biāo)記壞塊指令, 通信記錄系統(tǒng)譯碼模塊識別該指令后, 首先將FLASH第1塊至第8191塊的數(shù)據(jù)擦除, 此時擦除成功的FLASH數(shù)據(jù)內(nèi)容應(yīng)該全部為0xFF, 然后依次讀取每頁數(shù)據(jù)的數(shù)據(jù)頭, 如果某1頁數(shù)據(jù)的數(shù)據(jù)頭不為0xFFFFFFFF,說明該頁所在的塊是壞塊, 則將該塊的地址記錄在第8192頁中(第8192頁記錄FLASH全部壞塊的信息).在針對FLASH進行寫入數(shù)據(jù)的操作時, 首先要判斷該頁是否為壞塊, 如果該頁不是壞塊, 則正常寫入數(shù)據(jù);如果該頁為壞塊, 則直接跳過該塊.

2.3 以太網(wǎng)IP核控制模塊

通信記錄系統(tǒng)的網(wǎng)絡(luò)接口控制采用Xilinx Virtex-5系列FPGA網(wǎng)口控制IP核Embedded Tir-Mode Ehternet MAC Wrapper, 通過后端控制邏輯驅(qū)動IP核控制以太網(wǎng)口, 其內(nèi)部組織架構(gòu)如圖3所示.

圖3 以太網(wǎng)控制模塊結(jié)構(gòu)圖

在使用該IP核之前需要完成IP核的配置, 配置界面如圖4所示. 將通信記錄系統(tǒng)使用的IP核進行如下配置:

① 僅使用EMAC0(IP核支持2個網(wǎng)口, 通信記錄系統(tǒng)僅使用1個即可);

② 不使用Host Interface;

③ 物理接口配置為1000BASE-X PCS/PMA, 速度配置為1000Mbps;

④ 數(shù)據(jù)位寬為8位.

圖4 以太網(wǎng)控制IP核配置界面

后端控制邏輯訪問該網(wǎng)絡(luò)控制IP核時, 僅需要針對發(fā)送FIFO與接收FIFO進行操作, 主要包含6個信號, 如表2所示.

表2 發(fā)送FIFO與接收FIFO控制信號

對于發(fā)送FIFO與接收FIFO的時序操作如圖5所示, 向發(fā)送FIFO寫入數(shù)據(jù)時, 以時鐘上升沿驅(qū)動寫入;從接收FIFO讀取數(shù)據(jù)時, 以時鐘下降沿驅(qū)動采集. 當(dāng)sof_n信號出現(xiàn)1個周期的低電平時, 說明網(wǎng)絡(luò)數(shù)據(jù)幀開始, 可向發(fā)送FIFO寫入數(shù)據(jù)或從接收FIFO讀取數(shù)據(jù), 當(dāng)eof_n出現(xiàn)1個周期低電平時, 說明網(wǎng)絡(luò)數(shù)據(jù)幀結(jié)束, 停止向發(fā)送FIFO寫入數(shù)據(jù)或從接收FIFO接收數(shù)據(jù). 當(dāng)src_rdy_n或dst_rdy_n不為低電平時, 說明信源或信目沒有準備好, 在此時鐘周期的數(shù)據(jù)沒有被成功發(fā)送或接收, 需要當(dāng)src_rdy_n或dst_rdy_n重新為低電平時, 繼續(xù)進行數(shù)據(jù)寫入或者讀取.

圖5 發(fā)送FIFO與接收FIFO操作時序

3 性能測試

通過記錄多次試驗數(shù)據(jù), 并通過上位機進行數(shù)據(jù)讀取, 實測了上位機讀取數(shù)據(jù)記錄系統(tǒng)的速率, 如所示, 由表中可知, 數(shù)據(jù)傳輸速率可達約800Mbps, 系統(tǒng)性能良好, 接近千兆以太網(wǎng)傳輸?shù)睦碚撝?

表3 上位機讀取數(shù)據(jù)速率測試

3 256 0.32 801.85 4 128 0.16 801.53 5 64 0.80 801.22

4 結(jié)語

本文針對航天、航空以及工業(yè)控制領(lǐng)域大數(shù)據(jù)量試驗數(shù)據(jù)記錄與維護的需求, 設(shè)計了一種具有千兆以太網(wǎng)接口的通信記錄系統(tǒng). 系統(tǒng)以FPGA為控制核心, 實現(xiàn)對于FLASH的管理, 系統(tǒng)容量為8Gb, 利用Xilinx網(wǎng)口控制IP核實現(xiàn)了千兆以太網(wǎng)接口, 可通過網(wǎng)口連接上位機實現(xiàn)試驗數(shù)據(jù)的讀取, 并可針對通信記錄系統(tǒng)進行日常的維護工作. 本文可為試驗數(shù)據(jù)記錄等相關(guān)應(yīng)用的系統(tǒng)設(shè)計提供參考, 具有廣泛的應(yīng)用前景.

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Gigabit Ethernet High-Speed Data Communication Recording System

YAO Wang1, LI Pu1,2, LI Huan1, JIN Hong-Xin1, MOU Hong-Wei112
(China Academy of Launch Vehicle Technology, Beijing 100076, China) (National University of Defense Technology, Changsha 410073, China)

For the special experiment data acquire and analysis of aviation and spaceflight, this paper puts forward a design of a gigabit Ethernet interface based on FPGA of high speed data communication recording system, which describes function design, hardware design, interface design, embedded software design detailly, communicating with the system through the communication interface. The system can record data to the nonvolatile memory in the process of communication, afterwards, through the data interface output data to PC to complete the data processing and analysis.

ethernet; communication; recording system; design

2016-03-28;收到修改稿時間:2016-06-01

10.15888/j.cnki.csa.005557