獨(dú)立多通道DDS同步技術(shù)研究與實(shí)現(xiàn)

錢煥裕，程　明，周葉華

(中國(guó)電子科技集團(tuán)公司第36研究所，嘉興 314033)

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獨(dú)立多通道DDS同步技術(shù)研究與實(shí)現(xiàn)

錢煥裕，程明，周葉華

(中國(guó)電子科技集團(tuán)公司第36研究所，嘉興 314033)

摘要：本地激勵(lì)信號(hào)源是無(wú)線電系統(tǒng)的重要組成部分。在很多應(yīng)用中，需要實(shí)現(xiàn)多個(gè)本地信號(hào)之間的相位同步，來(lái)達(dá)到精確測(cè)試測(cè)量的目的。從直接數(shù)字合成(DDS)時(shí)鐘的工作原理出發(fā)，對(duì)DDS的同步方法進(jìn)行了全面而詳細(xì)地理論分析。最后結(jié)合AD9910芯片設(shè)計(jì)了一個(gè)獨(dú)立多通道DDS同步輸出系統(tǒng)。通過(guò)測(cè)試，驗(yàn)證了本文論述方案的可行性。

關(guān)鍵詞：直接數(shù)字合成；同步；獨(dú)立多通道

0引言

在現(xiàn)代通信、雷達(dá)、測(cè)試系統(tǒng)、電子對(duì)抗等領(lǐng)域，通常需要實(shí)現(xiàn)多路激勵(lì)信號(hào)之間的相位同步，來(lái)達(dá)到準(zhǔn)確測(cè)量、精確定位、精確成像、增強(qiáng)抗干擾能力的目的。激勵(lì)信號(hào)的傳統(tǒng)產(chǎn)生方法有直接頻率合成和鎖相環(huán)頻率合成2種。對(duì)直接頻率合成而言，產(chǎn)生不同頻率所需要的信號(hào)路徑不同，鏈路中包含的放大、混頻器件數(shù)量也不盡相同，因此很難在多路輸出以及頻率切換時(shí)保證輸出激勵(lì)源的相位連續(xù)與同步。對(duì)鎖相環(huán)頻率合成而言，小數(shù)分頻比的相位隨機(jī)性以及器件相位特性的溫度漂移也很難保證電路的穩(wěn)定工作。

隨著現(xiàn)代電子技術(shù)和微電子技術(shù)的發(fā)展，直接數(shù)字合成(DDS)技術(shù)也得到了迅猛的發(fā)展，成為一種新的頻率合成的主要方式。因其具有頻率轉(zhuǎn)換時(shí)間短、頻率分辨率高、相位輸出連續(xù)、可編程控制、全數(shù)字化結(jié)構(gòu)、便于集成等優(yōu)點(diǎn)，在通信、雷達(dá)、測(cè)試系統(tǒng)、電子對(duì)抗等領(lǐng)域得到了十分廣泛的應(yīng)用[1]。因此研究如何使多個(gè)DDS芯片之間的輸出信號(hào)同步，具有重要的實(shí)用價(jià)值。

由于市場(chǎng)上DDS芯片的種類較多，不同DDS芯片的同步方式可能會(huì)有所不同，本文將從DDS的時(shí)鐘系統(tǒng)入手，對(duì)不同DDS的時(shí)鐘系統(tǒng)進(jìn)行比較；針對(duì)時(shí)鐘系統(tǒng)特點(diǎn)，分析了同步的方法；在此基礎(chǔ)上，結(jié)合AD9910設(shè)計(jì)了一個(gè)獨(dú)立多通道DDS同步輸出信號(hào)源[2-5]。

1DDS時(shí)鐘系統(tǒng)

所謂DDS的時(shí)鐘系統(tǒng)是指DDS內(nèi)部將輸入?yún)⒖紩r(shí)鐘信號(hào)進(jìn)行倍頻、分頻后，提供內(nèi)部給數(shù)字電路、模數(shù)混合電路的時(shí)鐘分配鏈路系統(tǒng)。根據(jù)DDS的工作時(shí)鐘頻率大小，一般可以分為直接式和間接式2種。圖1所示框圖是當(dāng)DDS系統(tǒng)工作時(shí)鐘相對(duì)較低時(shí)，DDS內(nèi)部的時(shí)鐘分配方式框圖，其中的fSYSCLK即為DDS的系統(tǒng)工作時(shí)鐘。

圖1　低速率DDS時(shí)鐘分配框圖

其可由外部直接提供或者經(jīng)過(guò)內(nèi)部鎖相環(huán)將外部低速率時(shí)鐘倍頻后提供。DDS內(nèi)部各功能電路的工作時(shí)鐘均由fSYSCLK直接提供，不再對(duì)其進(jìn)行分頻處理。具有這種時(shí)鐘系統(tǒng)的DDS，其工作時(shí)鐘一般在300 MHz以下，且不具有片內(nèi)輔助同步功能。

圖2所示框圖為DDS的系統(tǒng)工作時(shí)鐘相對(duì)較高時(shí)DDS內(nèi)部的時(shí)鐘分配方式框圖，其中的fSYSCLK同樣為DDS的系統(tǒng)工作時(shí)鐘，同樣也可由外部直接提供或者經(jīng)過(guò)內(nèi)部鎖相環(huán)將外部低速率時(shí)鐘倍頻后提供。為了滿足輸出頻率與采樣率之間的要求，數(shù)/模轉(zhuǎn)換器(DAC)、相位累加器等信號(hào)產(chǎn)生模塊的工作時(shí)鐘依然由fSYSCLK直接提供。但是，受到設(shè)計(jì)成本與工藝等條件的限制，控制接口、寄存器及其緩存更新電路等其他功能電路的工作時(shí)鐘由SYNC_CLK提供，一般由fSYSCLK分頻得到，也會(huì)控制在300 MHz以下。為了能夠?qū)崿F(xiàn)同步功能，具有這種時(shí)鐘系統(tǒng)的DDS配有內(nèi)部輔助同步電路。圖中的SYNC_OUT和SYNC_IN即為用于輔助同步的2個(gè)時(shí)鐘接口。

圖2　高速率DDS時(shí)鐘分配框圖

2DDS同步方法

根據(jù)圖1和圖2，可以分析得到DDS同步方法。為了使得到的結(jié)果更加直觀，需要分析DDS的原理，得到輸出信號(hào)的表達(dá)式。

根據(jù)DDS的工作原理，相位累加器對(duì)頻率控制字(FTW)進(jìn)行相位累加，以累加器的結(jié)果為地址，對(duì)正弦采樣表只讀存儲(chǔ)器(ROM)進(jìn)行訪問(wèn)，得到幅度量化值，再通過(guò)DAC將幅度量化值轉(zhuǎn)換為輸出模擬電信號(hào)。因此，DDS電路相當(dāng)于一個(gè)信號(hào)采樣輸出電路。若將采樣過(guò)程近似為理想采樣，則采樣信號(hào)的數(shù)學(xué)表示形式為:

(1)

式中:e*(f)為采樣輸出信號(hào);δ[t-(nT1+t2)]為采樣函數(shù)，理想情況下為單位理想狄拉克函數(shù);周期T1即為fSYSCLK的倒數(shù);t2可理解為fSYSCLK的初始相位;t1為FTW被送至相位累加器開(kāi)始有效的時(shí)刻，也可理解為被采樣信號(hào)的初始相位;e(t+t1)為被采樣信號(hào)，其表達(dá)式為:

(2)

f(t)=int(t/T1)

(3)

式中:L為FTW的位數(shù);f(t)由式(3)給出;〈·〉2L是除以2L取余數(shù)的過(guò)程;N為更新FTW時(shí)相位累加器已有的初始值，表現(xiàn)在輸出上是DDS頻率跳變時(shí)刻信號(hào)的幅度值;N值表現(xiàn)出了DDS輸出在頻率跳變時(shí)的相位連續(xù)性;int(t/T1)為相除取結(jié)果整數(shù)的運(yùn)算。

從以上3個(gè)式子可以分析得到，要想使輸出信號(hào)相位同步，就必須滿足以下3個(gè)條件：

(1) 需要具有相位同步的fSYSCLK信號(hào)，使多個(gè)采樣系統(tǒng)之間具有相同的采樣周期T和采樣時(shí)鐘初相位t2。

(2) 需要具有上升邊沿對(duì)齊的數(shù)據(jù)更新信號(hào)，使多個(gè)采樣系統(tǒng)之間具有相同的t1。因?yàn)閕nt(t/T1)存在取整過(guò)程，所以允許更新信號(hào)上升沿的到達(dá)時(shí)間存在小于1個(gè)系統(tǒng)時(shí)鐘周期的誤差。

(3) DDS輸出必須有相同的初始相位，即必須具有相同的N值。

根據(jù)上面的分析，針對(duì)低速率時(shí)鐘DDS的輸出相位同步方法(如圖3所示)，該方法可以將圖中的2個(gè)DDS擴(kuò)展到任意多個(gè)。方法的關(guān)鍵在于實(shí)現(xiàn)根據(jù)式(1)和式(2)論述的3個(gè)條件。

圖3　低速率時(shí)鐘DDS同步方法

首先，將參考通過(guò)倍頻方式提高到DDS正常工作所需要的頻率，利用時(shí)鐘分頻器使時(shí)鐘輸出與DDS時(shí)鐘輸入之間做到電平和接口匹配，其中時(shí)鐘分頻器輸出時(shí)鐘送到多個(gè)DDS的參考時(shí)鐘輸入端時(shí)，參考時(shí)鐘必須具有相同的相位。其次，利用參考時(shí)鐘和D觸發(fā)器將控制模塊給出的異步數(shù)據(jù)更新信號(hào)轉(zhuǎn)變?yōu)榕cDDS時(shí)鐘同步的信號(hào)，更新信號(hào)到達(dá)各個(gè)DDS輸入必須有相同的相位。最后，在控制上，系統(tǒng)上電之后，應(yīng)向DDS給出Reset信號(hào)，使DDS具有相同的初始狀態(tài)。

高速率時(shí)鐘DDS做到參考時(shí)鐘同步的同時(shí)，要注意內(nèi)部輔助電路的工作時(shí)鐘是由參考時(shí)鐘分頻得來(lái)，所以即使參考時(shí)鐘是同步的，輔助電路工作時(shí)鐘也未必是同步的，這就導(dǎo)致即使控制電路送給DDS的數(shù)據(jù)更新信號(hào)同步，數(shù)據(jù)更新過(guò)程也無(wú)法同步。圖4給出了典型DDS輔助電路的時(shí)鐘產(chǎn)生電路和輔助同步電路示意圖。圖5針對(duì)這一現(xiàn)象給出了說(shuō)明。

圖4　DDS輔助同步電路示意圖

圖5　輔助電路時(shí)鐘不同步現(xiàn)象

從圖5看出，即使外部給出了上升沿對(duì)齊的數(shù)據(jù)更新信號(hào)，但由于SYNC_CLK不同步，仍導(dǎo)致了參數(shù)t1的不同。由于這種原因，需要利用DDS內(nèi)部的輔助同步電路保證內(nèi)部輔助電路的時(shí)鐘同步性。

圖6給出了高速率時(shí)鐘DDS的同步方法，將其中一個(gè)DDS作為主器件，其他DDS作為從器件。由主器件提供SYNC_OUT，經(jīng)時(shí)鐘分配器后反饋給主從DDS，并保證相位同步。將D觸發(fā)器的時(shí)鐘由原來(lái)的參考時(shí)鐘變?yōu)镈DS輸出的SYNC_CLK，保證更新信號(hào)與內(nèi)部輔助電路的同步。

圖6　高速率時(shí)鐘DDS同步方法

3基于AD9910的DDS同步設(shè)計(jì)

3.1　設(shè)計(jì)原理

現(xiàn)需要設(shè)計(jì)一個(gè)DDS輸出同步系統(tǒng)，通道數(shù)為6，DDS與控制模塊均實(shí)現(xiàn)單板設(shè)計(jì)，即系統(tǒng)將包含6個(gè)DDS板和1個(gè)控制板，DDS將以板卡的方式插在控制模塊上。

根據(jù)無(wú)雜散動(dòng)態(tài)范圍和相位噪聲等指標(biāo)的要求，可選擇工作時(shí)鐘高達(dá)1 GHz的AD9910作為系統(tǒng)的DDS芯片。AD9910的時(shí)鐘系統(tǒng)屬于高速率時(shí)鐘DDS類型，內(nèi)部輔助電路工作時(shí)鐘SYNC_CLK為工作時(shí)鐘的四分頻(約250 MHz)，可選擇圖6所示的DDS同步方法。具體的實(shí)施框圖如圖7所示。

圖7選擇第1個(gè)AD9910作為主器件，其他5個(gè)DDS作為從器件，所有參考時(shí)鐘引線、SYNC_CLK引線、SYNC_IN引線以及IO_UPDATE引線各自均為等長(zhǎng)線，滿足同頻等相位的要求。

圖7　AD9910獨(dú)立多通道DDS同步方法

因?yàn)橹鱀DS輸出的SYNC_OUT信號(hào)以及SYNC_CLK信號(hào)無(wú)法同時(shí)驅(qū)動(dòng)多個(gè)DDS和D觸發(fā)器，方案中選擇AD9520作為關(guān)鍵的時(shí)鐘分配器。AD9520具有內(nèi)置高速分頻器，在增強(qiáng)時(shí)鐘驅(qū)動(dòng)能力的同時(shí)，可以將AD9910輸出的高速SYNC_CLK以及SYNC_OUT時(shí)鐘進(jìn)行分頻，最高分頻比高達(dá)192，可以降低D觸發(fā)器的頻率要求以及印制電路板(PCB)信號(hào)完整性要求，而且AD9520的輸入輸出接口與SYNC _OUT、SYNC _IN接口兼容，便于電路設(shè)計(jì)。

因?yàn)閿?shù)據(jù)更新信號(hào)是突發(fā)性、非連續(xù)的數(shù)字信號(hào)，經(jīng)過(guò)長(zhǎng)距離的傳輸可能出現(xiàn)上升沿變緩或者振鈴現(xiàn)象，降低信號(hào)同步的可靠性。為了增強(qiáng)數(shù)據(jù)更新信號(hào)的可靠性，在控制模塊輸出端和DDS輸入端各插入1個(gè)D觸發(fā)器，對(duì)信號(hào)進(jìn)行整形的同時(shí)降低1個(gè)SYNC_CLK時(shí)鐘的信號(hào)邊沿誤差。

方案實(shí)施實(shí)物圖如圖8所示。

圖8　實(shí)物圖

3.2　測(cè)試結(jié)果

以第一通道為參考標(biāo)準(zhǔn)，表1和表2分別給出了DDS輸出頻率在25 MHz和87.5 MHz時(shí)，用示波器測(cè)量的各個(gè)通道相對(duì)于第一通道的相位差。

表1　25 MHz輸出6通道相位差

平均值的平均次數(shù)為32次，測(cè)試過(guò)程中由于線纜引入的誤差約為±1°。從測(cè)試數(shù)據(jù)可以看出，在測(cè)量誤差范圍以內(nèi)，各個(gè)通道之間的輸出相位差小于10°，同頻輸出時(shí)，相位關(guān)系不隨頻率來(lái)回切換而變化，不隨工作時(shí)間長(zhǎng)短而變化。

表2　87.5 MHz輸出6通道相位差

4結(jié)束語(yǔ)

在工程設(shè)計(jì)中，采用鎖相環(huán)或者直接頻率合成方法得到的激勵(lì)源之間往往很難做到輸出相位穩(wěn)定同步，而且DDS具有前面兩者所不具備的頻率轉(zhuǎn)換時(shí)間短、頻率分辨率高等優(yōu)點(diǎn)。

因此，研究DDS的相位同步方法十分必要。本文以DDS的時(shí)鐘系統(tǒng)作為切入點(diǎn)，從采樣系統(tǒng)的角度分析討論了針對(duì)不同時(shí)鐘系統(tǒng)DDS的同步方法。在此基礎(chǔ)上，設(shè)計(jì)了基于AD9910的獨(dú)立多通道輸出相位同步系統(tǒng)。

測(cè)試結(jié)果表明，采用同步方案的各個(gè)通道的DDS輸出相位基本同步，而且同頻率輸出時(shí)，相位關(guān)系不隨頻率來(lái)回切換而變化，不隨工作時(shí)間長(zhǎng)短而變化。

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Study and Realization of Synchronization Technology of

Independent Multi-channel DDS

QIAN Huan-yu，CHENG Ming，ZHOU Ye-hua

(No.36 Research Institute of CETC，Jiaxing 314033，China)

Abstract:Local excited signal resource is an important part of radio system.In a lot of application,phase synchronism among multiple local signals is necessary for accurate test and measurement.This paper theoretically analyzes the synchronization method of direct digital synthesis (DDS) completely and detailedly from the operation of DDS clock,designs an independent multi-channel phase synchronization system combing with AD9910.Through test,the feasibility of the method presented in this paper is validated.

Key words:direct digital synthesis；synchronization；independent multi-channel

收稿日期:2015-06-17

DOI:10.16426/j.cnki.jcdzdk.2015.05.023

中圖分類號(hào)：TN741

文獻(xiàn)標(biāo)識(shí)碼：B

文章編號(hào)：CN32-1413(2015)05-0103-05