基于JESD204B協(xié)議的相控陣?yán)走_下行同步采集技術(shù)應(yīng)用

陳　洋，俞育新，奚　俊(.中國船舶重工集團公司第七二四研究所，南京53; .海軍舟山地區(qū)裝備修理監(jiān)修室，浙江舟山36000)

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基于JESD204B協(xié)議的相控陣?yán)走_下行同步采集技術(shù)應(yīng)用

陳洋1，俞育新2，奚俊1
(1.中國船舶重工集團公司第七二四研究所，南京211153; 2.海軍舟山地區(qū)裝備修理監(jiān)修室，浙江舟山316000)

摘要:多通道數(shù)據(jù)的同步采集是數(shù)字相控陣?yán)走_下行數(shù)據(jù)接收和處理要解決的關(guān)鍵問題。提出了支持JESD204B協(xié)議的模數(shù)轉(zhuǎn)換器和支持JESD204B協(xié)議的FPGA軟核相結(jié)合的設(shè)計方案。利用JESD204B協(xié)議的確定性延遲特性，只要保證通道間下行數(shù)據(jù)的相互延遲不超過一個多幀時鐘周期，通過關(guān)鍵控制信號的設(shè)計和處理，通道間可以實現(xiàn)數(shù)據(jù)的同步，有效控制板內(nèi)多片ADC之間進行同步采樣，從而解決數(shù)字相控陣?yán)走_下行數(shù)據(jù)因采集帶來的相位一致性問題。

關(guān)鍵詞:JESD204B協(xié)議;同步;多幀數(shù)據(jù)緩沖與對齊;確定性延遲

0　引言

隨著有源相控陣?yán)走_向?qū)拵Ц呒啥劝l(fā)展，系統(tǒng)對數(shù)字TR組件提出了更高的要求，而重量輕、體積小、高帶寬成為其重要發(fā)展趨勢。傳統(tǒng)的并行總線型ADC在實現(xiàn)高速、實時、多通道信號采集時，由于其通道集成度低，有大量的輸出管腳，導(dǎo)致了PCB布線的難度和設(shè)計成本大大增加。而且此種ADC較大封裝面積增加了數(shù)字TR組件的體積而影響組件的適裝性。因此，用于數(shù)字TR組件的ADC小型化、多通道集成、串行化輸出發(fā)展成為必然，典型的如ADI公司的AD9239和AD9250。

在數(shù)字相控陣體制中，下行多通道信號同步采樣的重要性不言而喻。下行通道ADC輸出延遲和數(shù)據(jù)傳輸技術(shù)中傳輸延遲的確定性設(shè)計是保持下行數(shù)據(jù)同步采集、相位差保持穩(wěn)定的關(guān)鍵技術(shù)。根據(jù)AD9239手冊描述，雖然其采樣率、信噪比、輸入帶寬、輸出數(shù)據(jù)形式等性能、參數(shù)都符合系統(tǒng)設(shè)計要求，但是芯片的關(guān)鍵參數(shù)項pipeline latency不具有典型值，即傳輸路徑的延遲量不確定。這就不利于多通道下行數(shù)據(jù)的對齊。延遲量不確定性的致命弱點使得此類ADC無法勝任相控陣體制下的多通道下行數(shù)據(jù)鏈路任務(wù)。

本文提出一種基于AD9250采用JESD204B協(xié)議的相控陣?yán)走_下行數(shù)據(jù)采集設(shè)計方法，有效解決了高帶寬下的多通道模數(shù)轉(zhuǎn)換的采集同步和數(shù)據(jù)下行對齊問題。

1　JESD204B協(xié)議和ADC設(shè)計方法

1.1 JESD204B協(xié)議概述

JESD204B是高速模數(shù)轉(zhuǎn)換器通過串行接口鏈路連接后端數(shù)字信號處理設(shè)備的一種傳輸協(xié)議。該協(xié)議由JESD204和JESD204A協(xié)議基礎(chǔ)上發(fā)展而來，作為第3代高速串行轉(zhuǎn)換器接口協(xié)議，具有前兩代不同的優(yōu)勢。它能夠確立系統(tǒng)中每個轉(zhuǎn)換器的確定性延遲(圖1)。JESD204B協(xié)議規(guī)定了3個設(shè)備子類，子類0向前兼容JESD204和JESD204A，不支持確定性延遲。子類1通過使用SYSREF的系統(tǒng)參考信號支持確定性延遲，用～SYNC控制信號使發(fā)送設(shè)備進入ILAS階段。SYSREF信號決定了子類1的確定性延遲的精度。而子類2不使用SYSREF控制信號，僅僅通過對～SYNC信號的雙重使用支持確定性延遲。因此，子類2的確定性延遲精度就由～SYNC控制信號的處理精度決定。在多轉(zhuǎn)換器系統(tǒng)中，每條鏈路的確定性延遲可能較大或較小，具體取決于JESD204B通道路由的空間長度及其各自的延遲情況。

JESD204B接口的優(yōu)勢包括數(shù)據(jù)接口所需電路電路板空間減少，以及轉(zhuǎn)換器和邏輯器件的封裝更小。使用該標(biāo)準(zhǔn)，可以提高接口的速率，使之與轉(zhuǎn)換器的高速采樣率同步。該標(biāo)準(zhǔn)最初作為FPGA的通用接口，同時也應(yīng)用于ADC與DAC設(shè)計中。

1.2支持JESD204B協(xié)議的ADC器件設(shè)計方法

AD9250是一款支持JESD204B協(xié)議的ADC器件，支持JESD204B子類0或子類1。AD9250和支持JESD204B協(xié)議的FPGA通過高速串行接口連接可以方便地實現(xiàn)TR組件的下行模擬信號數(shù)字化設(shè)計。AD9250集成了兩片高速采樣ADC，可以有效提高多通道TR組件設(shè)計的集成度。AD9250串行差分輸出接口可以與Xilinx公司FPGA的GTX模塊無縫相連，從而大大簡化了PCB電路設(shè)計與硬件邏輯設(shè)計。

組件在設(shè)計過程中，采用子類1方式，F(xiàn)PGA輸出關(guān)鍵信號SYSREF和～SYNC至AD9250，共同配合實現(xiàn)輸入同步控制，實現(xiàn)多路AD9250的同步采樣。

同步過程分3階段完成:代碼組同步(CGS)、初始化通道對齊序列(ILAS)和數(shù)據(jù)傳輸。

FPGA接收串行數(shù)據(jù)，利用支持JESD204B的軟核完成協(xié)議解析與數(shù)據(jù)接收與時序?qū)R。

圖1　確定性延遲示意圖

2　設(shè)計實現(xiàn)

2.1設(shè)計結(jié)構(gòu)

該數(shù)字化陣列雷達TR組件由8個通道組成，每個通道使用1個AD9250進行下行信號正交采樣，如圖2所示。

2.2關(guān)鍵同步控制信號設(shè)計

為保證多片ADC能同步采集數(shù)據(jù)，并充分保證通道間相位對齊，首先應(yīng)保證各路ADC的時鐘線以及信號線SYSREF等長。在系統(tǒng)設(shè)計中采用了時鐘分配芯片產(chǎn)生9路時鐘信號分別與8片ADC和FPGA中GTX的參考時鐘相連。

SYSREF信號是多片ADC同步采樣的關(guān)鍵控制信號，在設(shè)計中需要重點考慮。在Xilinx公司和ADI公司的推薦設(shè)計中推薦SYSREF信號最好由時鐘產(chǎn)生芯片中產(chǎn)生，通過SPI方式來控制SYSREF的輸出時的相位。頻率和產(chǎn)生時刻以滿足JESD204B的協(xié)議要求。但是，通過對JESD204B協(xié)議和AD9250的數(shù)據(jù)手冊的研究，發(fā)現(xiàn)SYSREF只需要滿足協(xié)議和輸入時鐘建立保持時間的要求，而沒有抖動等要求。因此，在系統(tǒng)設(shè)計中使用FPGA產(chǎn)生SYSREF信號，這樣最大的好處是減少時鐘分配芯片數(shù)量及系統(tǒng)的復(fù)雜度，而且SYSREF信號的時序控制將變得更加靈活。

～SYNC信號的產(chǎn)生同樣由FPGA完成。由于采用的是JESD204B的Class1，相比較于SYSREF信號，～SYNC的時序要求要小得多，只要通道間的～SYNC信號在一個多幀時鐘范圍內(nèi)到達ADC就能滿足設(shè)計要求。

2.3底層關(guān)鍵邏輯實現(xiàn)

項目中采用了Xilinx公司提供的JESD204B協(xié)議IP核實現(xiàn)ADC串行數(shù)據(jù)的解析工作。該IP支持Class0～Class2，最多支持8個Lane的通道綁定等特性。在具體實現(xiàn)時還需要考慮以下幾個方面:

(1)復(fù)位邏輯需要有序進行，從ADC到邏輯的用戶接口需要保持有序性;

(2)通過AXI4-Lite接口配置core參數(shù)需要跟使用的ADC相應(yīng)的協(xié)議配置參數(shù)相關(guān)聯(lián);

(3)生成的GTX邏輯架構(gòu)需要重新產(chǎn)生，參考時鐘需要重新生成配置;

圖2　下行鏈路同步采集系統(tǒng)框圖

(4)多路SYSREF信號需要協(xié)調(diào)統(tǒng)一產(chǎn)生。SYSREF信號采用單個脈沖對齊方式，雖然AD9250支持單次、周期和帶隙的SYSREF信號的對齊，但考慮到周期性的SYSREF信號的一個不利影響，就是可能會耦合到組件內(nèi)部模擬接收前端，有可能惡化系統(tǒng)接收性能。多ADC的多幀時鐘對齊是實現(xiàn)數(shù)據(jù)對齊的前提，必須調(diào)節(jié)SYSREF信號的偏斜至單時鐘周期以內(nèi)，使其在同一采樣時鐘域內(nèi)被采樣。SYSREF信號是ADC進入ILAS階段的標(biāo)志信號，某個ADC被采樣的SYSREF滯后一個時鐘意味著ADC所采樣的信號亦滯后一個時鐘采樣點。這是系統(tǒng)設(shè)計不可接受的。在實現(xiàn)時采用采樣時鐘的下降沿來提供足夠的相位裕量來滿足由于PCB布線、引腳間的容性差異和FPGA布線差異帶來的時序偏移。

2.4采樣同步過程

JSED204B的Class1方式同步過程可以簡要敘述如下(如圖4所示)。當(dāng)FPGA(RX Device)通過拉低ADC(TX Device)的～SYNC管腳來使ADC進入CGS階段，請求同步，此時ADC會給FPGA發(fā)送控制(K)字符。當(dāng)FPGA接收到至少4個K字符時就預(yù)示著鏈路是沒問題的。此時FPGA和ADC一直等待SYSREF信號的到來。

當(dāng)SYSREF信號到來時，多片ADC接收到數(shù)據(jù)同步請求，各ADC重新初始化多幀時鐘信號(LMFC)，使其與SYSREF的相位保持一致，以達到同時采樣的目的。同時，F(xiàn)PGA的LMFC是大致在SYSREF的7個時鐘周期建立后建立的。FPGA在檢測到多幀時鐘后置位SYNC～信號。ADC(TX Device)檢測到SYNC～信號置位后，在下一個多幀時鐘到來后開始發(fā)送ILAS(initial lane alignment squence)。當(dāng)FPGA接收到ILAS后，將數(shù)據(jù)存入彈性緩沖區(qū)，在下一個多幀時鐘到來后釋放彈性緩沖區(qū)。這樣使得不同時間到達的數(shù)據(jù)通過彈性緩沖區(qū)后都具有一個多幀時鐘周期的延時，以達到數(shù)據(jù)對齊的目的。在ILAS階段，發(fā)送4個多幀數(shù)據(jù)(K字符+ ADC的JESD204B的配置信息)，在ILAS階段之后就會開始發(fā)送ADC的數(shù)據(jù)(樣本點)。如圖4所示?？梢钥闯觯ǖ篱g的極限延遲不能超過1個多幀時鐘周期。

3　實驗結(jié)果

通過8功分器給8路的TR接收端饋入單頻信號，通過FPGA捕獲ADC傳過來的數(shù)據(jù)，通過Matlab分析每個通道間的相位差。在測試中使用250MHz采樣50MHz信號，這樣的設(shè)置有利于快速辨別通道的初始相位的一致性。

測試結(jié)果:從兩個方面來衡量系統(tǒng)的正確性，首先由于組件設(shè)計是正交采樣，可以在單通道內(nèi)部通過AD9250采樣I/Q兩路算出兩路的初始相位是否差90°(忽略模擬端所產(chǎn)生的相位誤差)。從測試的結(jié)果來看單個AD9250內(nèi)的兩個ADC能夠同步采樣。事實上，單個AD9250內(nèi)的兩個ADC共用一個SYSREF和～SYNC，其數(shù)據(jù)的同步輸出不難理解。

其次，可以用同樣的測試方法測出組件內(nèi)部8個通道的ADC的輸出相位，然后比較通道間的相位差，測試結(jié)果同樣可以看出通道間信號采樣是同步。

如圖3，各通道信號采樣具有相同的變化趨勢，而通道間的差值是由模擬前端的接收電路造成的偏差。

圖3　8通道數(shù)據(jù)采集波形圖

圖4　通道數(shù)據(jù)同步示意圖

4　結(jié)束語

本文圍繞如何實現(xiàn)多通道高速AD采樣同步展開論述，從芯片的選型、JESD204B協(xié)議的應(yīng)用，以及底層框架設(shè)計及控制信號的設(shè)置，實現(xiàn)了8通道數(shù)據(jù)采集的同步，并經(jīng)試驗證明該方法的可行性。該技術(shù)的工程實現(xiàn)適應(yīng)了數(shù)字化陣列雷達對寬帶數(shù)字收發(fā)組件的技術(shù)需求，為雷達探測波束掃描性能提供了很好的技術(shù)保障。

參考文獻:

［1］JEDEC STANDARD.JEDEC solid state technology association，2012.7.

［2］AD9250 Datashet.Anology Device，2012～2013.

［3］JESD204B Webinar.Del Jones，2013.11.

［4］JESD204B轉(zhuǎn)換器內(nèi)確定性延遲解密.Lan Beav ers(ADI公司特約技術(shù)專家)，2014.6.

［5］JESD204B Xilinx/Anolog Devices AD9250 intero perability Report，DavidRamsay，Alan Mclntyre，Jason Coutermarsh.

［6］郭崇賢.相控陣?yán)走_接收技術(shù)［M］.北京:國防工業(yè)出版社，2014.6.

Application of downlink synchronization acquisition technology for phased-array radar based on JESD204B protocol

CHEN Yang1，YU Yu-xin2，XI Jun1
(1.No.724 Research Institute of CSIC，Nanjing 211153; 2.Equipment service and supervision unit of the PLA Navy in Zhoushan，Zhoushan 316000，China)

Abstract:Multi-channel synchronous data acquisition is a key issue that needs to be resolved for the downlink data reception and processing of the digital phased-array radar.The combination of the ADC and the FPGA soft-core supporting the JESD204B protocol is designed.The multi-channel data synchronization can be realized through the design and processing of the key control signals as long as the mutual latency of the downlink data between channels has no more than one multi-frame clock cycle based on the deterministic latency signature of the JESD204B protocol.The problem of the phase consistency caused by the downlink data acquisition for the digital phased-array radar can be resolved through the synchronous sampling between the multi-chip ADCs of the effective control board.

Keywords:JESD204B protocol; synchronization; multi-frame data buffer and alignment; deterministic latency

作者簡介:陳洋(1982-)，女，工程師，碩士，研究方向:數(shù)據(jù)接口技術(shù);俞育新(1966-)，男，高級工程師，研究方向:艦載武器系統(tǒng);奚俊(1982-)，男，工程師，碩士，研究方向:信號處理技術(shù)。

收稿日期:2015-04-10;修回日期:2015-04-20

文章編號:1009－0401(2015)02－0038－04

文獻標(biāo)志碼:A

中圖分類號:TN958.92