可編程邏輯器件CPLD和FPGA的特點(diǎn)和應(yīng)用

田生宏 田培成

（西安理工大學(xué)高等技術(shù)學(xué)院，陜西 西安710082）

目前，大量使用的可編程邏輯器件是CPLD和FPGA，產(chǎn)品種類很多，均可實(shí)現(xiàn)任何數(shù)字邏輯功能。設(shè)計(jì)者可以利用CPLD和FPGA，通過(guò)原理圖輸入法或硬件描述語(yǔ)言設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)，使之完成特定的功能，并且能運(yùn)用軟件仿真的方法來(lái)驗(yàn)證設(shè)計(jì)的正確性。CPLD和FPGA用于開(kāi)發(fā)數(shù)字邏輯電路，可以縮短設(shè)計(jì)時(shí)間，減少集成電路數(shù)目和降低成本，極大地提高系統(tǒng)的可靠性。近年來(lái)，誕生了一些新型的CPLD和FPGA器件，集成度高，可以替代幾十甚至幾千塊通用IC芯片，其單片邏輯門數(shù)已達(dá)到上百萬(wàn)門，可實(shí)現(xiàn)的邏輯功能也越來(lái)越強(qiáng)。

在可編程邏輯器件的發(fā)展過(guò)程中，不同廠家對(duì)新型PLD器件的叫法不盡相同，對(duì)CPLD和FPGA的分類標(biāo)準(zhǔn)也有差異，人們通常把基于乘積項(xiàng)技術(shù)和EEPROM工藝或Flash Memory工藝的器件稱為CPLD，把基于查找表技術(shù)和SRAM工藝的器件稱為FPGA（也有些資料將這兩種器件都稱為CPLD或都稱為FPGA）。這樣給使用和選擇帶來(lái)了不便甚至困惑，本文按一般的分類方法，分別介紹這兩種可編程邏輯器件各自的特點(diǎn)，以期給使用者以幫助。

1 復(fù)雜可編程邏輯器件CPLD

CPLD是從SPLD發(fā)展而來(lái)的高密度PLD產(chǎn)品，目前CPLD的產(chǎn)品種類繁多，各具特色，但其構(gòu)成基本相同。如圖1所示為CPLD的結(jié)構(gòu)示意圖，它由若干個(gè)邏輯陣列塊（LAB）、可編程互連陣列（PIA）和可編程的輸入/輸出模塊（IOB）組成。

圖1 CPLD的結(jié)構(gòu)示意圖

CPLD大都采用分區(qū)陣列結(jié)構(gòu)，即將整個(gè)器件分成若干個(gè)邏輯陣列塊（Logic Array Block，LAB），每一個(gè)LAB實(shí)際上就是許多PAL/GAL陣列組成的SPLD組合，這些PAL/GAL陣列常被稱為宏單元（macro cell）。在通常情況下，每個(gè)宏單元包括可編程的與門陣列、乘積項(xiàng)選擇矩陣、或門陣列以及一個(gè)可編程的寄存器。根據(jù)器件類型的不同，CPLD中可以包含2～64個(gè)相同的LAB，可以容納上萬(wàn)個(gè)等效的宏單元。

這些LAB經(jīng)過(guò)內(nèi)部的可編程互連陣列（Programmable Interconnect Array，PIA）進(jìn)行互連，從而實(shí)現(xiàn)比較復(fù)雜的邏輯功能。

可編程的輸入/輸出模塊（Input/Output Block，IOB）允許每個(gè)I/O引腳單獨(dú)配置成輸入、輸出或雙向工作方式。所有I/O引腳都有一個(gè)三態(tài)緩沖器，它可以由某個(gè)全局輸出使能信號(hào)控制，也可以把使能端直接連接到地或電源上。

CPLD一般采用CMOS工藝和EEPROM或Flash Memory等先進(jìn)技術(shù)、具有密度高、速度快和功耗低等性能。采用CPLD設(shè)計(jì)數(shù)字系統(tǒng)，可以使系統(tǒng)性能更優(yōu)越。

2 現(xiàn)場(chǎng)可編程門陣列FPGA

現(xiàn)場(chǎng)可編程門陣列（FPGA）是另一種重要的可編程邏輯器件。FPGA在原理上與CPLD不同，F(xiàn)PGA的內(nèi)部不使用PAL/GAL類型的邏輯，許多FPGA都使用查找表（Look-Up Table，LUT）這種存儲(chǔ)器型的邏輯塊，并包括小規(guī)模的門陣列和觸發(fā)器電路，代替了CPLD中的與或邏輯結(jié)構(gòu)，同時(shí)，因?yàn)镕PGA含有更多的邏輯塊，含有更多的互連單元，它使用與CPLD不同的可編程互連工藝，從而提供更靈活的布線功能，因而FPGA顯得更為靈活。

查找表本質(zhì)上就是一個(gè)RAM。目前FPGA中多使用四輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的16×1的RAM。當(dāng)用戶通過(guò)原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路以后，F(xiàn)PGA開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫(xiě)入RAM。這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。

FPGA主要由可配置邏輯塊（Configurable Logic Block，CLB）、輸入/輸出模塊（Input/Output Block，IOB）和可編程互連線（Programmable Interconnect，PI）組成。

可配置邏輯塊（CLB）是FPGA的基本結(jié)構(gòu)單元，能夠?qū)崿F(xiàn)邏輯函數(shù)。CLB一般由函數(shù)發(fā)生器、數(shù)據(jù)選擇器、觸發(fā)器和信號(hào)變換電路等部分組成。例如，在Xilinx公司的Spartan-Ⅱ型號(hào)的FPGA中，一個(gè)CLB包括兩個(gè)SLICE（SLICE是組成CLB的基本單元），每個(gè)SLICE包括兩個(gè)LUT、兩個(gè)觸發(fā)器和相關(guān)邏輯。SLICE可以看成是Spartan-Ⅱ?qū)崿F(xiàn)邏輯的最基本的結(jié)構(gòu)。在通常情況下，F(xiàn)PGA中的邏輯單元通過(guò)查找表的功能來(lái)實(shí)現(xiàn)組合邏輯函數(shù)，查找表實(shí)際上取代了CPLD中與門/或門陣列。

輸入/輸出模塊（IOB）分布于器件四周，提供內(nèi)部邏輯與外圍引腳間的連接。

可編程互連線（PI）由許多金屬線構(gòu)成，以提供高速可靠的內(nèi)部連接，將CLB之間、CLB和IOB之間連接起來(lái)構(gòu)成復(fù)雜邏輯。

實(shí)際的FPGA中有很多個(gè)查找表用來(lái)配置可編程互連線的連接以及控制I/O引腳的連接。

3 CPLD和FPGA的比較

CPLD和FPGA的產(chǎn)品種類較多，均能實(shí)現(xiàn)各種邏輯功能，用于開(kāi)發(fā)各類數(shù)字系統(tǒng)，但它們又有各自的特點(diǎn)：

1）CPLD更適合完成各種算法和組合邏輯，F(xiàn)PGA更適合于完成時(shí)序邏輯。

2）在編程上FPGA比CPLD具有更大的靈活性。CPLD通過(guò)修改具有固定內(nèi)連電路的邏輯功能來(lái)編程，F(xiàn)PGA主要通過(guò)改變內(nèi)部連線的布線來(lái)編程；FPGA可在邏輯門上編程，而CPLD是在邏輯塊上編程。

3）FPGA的集成度比CPLD高，具有更復(fù)雜的布線結(jié)構(gòu)，能實(shí)現(xiàn)更復(fù)雜的邏輯功能。

4）CPLD比FPGA使用起來(lái)更方便。CPLD的編程采用EEPROM或FLASH技術(shù)，無(wú)需外部存儲(chǔ)器芯片，使用簡(jiǎn)單。而FPGA的編程信息需存放在外部存儲(chǔ)器上，使用方法復(fù)雜。

5）CPLD的速度比FPGA快，并且其傳輸時(shí)間具有較大的可預(yù)測(cè)性。這是由于FPGA是門級(jí)編程，并且基本邏輯單元之間采用分布式互聯(lián)；而CPLD是邏輯塊級(jí)編程，其內(nèi)連電路是固定的。

6）在編程方式上，CPLD主要是基于EEPROM或FLASH存儲(chǔ)器編程，編程次數(shù)可達(dá)上萬(wàn)次，優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。FPGA大部分是基于SRAM編程，編程信息在系統(tǒng)斷電時(shí)丟失，每次上電時(shí)，需從器件外部將編程數(shù)據(jù)重新寫(xiě)入SRAM中。其優(yōu)點(diǎn)是可以編程任意次，并可在工作中快速編程。

7）CPLD保密性好，F(xiàn)PGA保密性差。

因?yàn)镃PLD和FPGA具有各自的特點(diǎn)，用CPLD和FPGA設(shè)計(jì)數(shù)字系統(tǒng)時(shí)需要不同的邏輯設(shè)計(jì)技巧。FPGA是細(xì)粒器件，其基本單元和路由結(jié)構(gòu)都比CPLD的小，F(xiàn)PGA是“寄存器豐富”型器件（即其寄存器與邏輯門的比例高），而CPLD正好相反，它是“邏輯豐富”型的，很多設(shè)計(jì)人員偏愛(ài)CPLD是因?yàn)樗?jiǎn)單易用和高速的優(yōu)點(diǎn)。CPLD更適合邏輯密集型應(yīng)用，而FPGA則更適用于寄存器密集型設(shè)計(jì)。

數(shù)字系統(tǒng)的設(shè)計(jì)人員可以采用各種結(jié)構(gòu)的芯片來(lái)完成同一邏輯功能，設(shè)計(jì)時(shí)需要在設(shè)計(jì)規(guī)模、速度、芯片價(jià)格及系統(tǒng)性能要求等方面進(jìn)行平衡，選擇最佳結(jié)果。設(shè)計(jì)者選定CPLD或FPGA器件、確定硬件方案后，再根據(jù)設(shè)計(jì)要求，采用硬件描述語(yǔ)言VHDL對(duì)系統(tǒng)的邏輯功能進(jìn)行描述與編程，然后利用專用軟件平臺(tái)進(jìn)行編譯、仿真和測(cè)試，直至實(shí)現(xiàn)預(yù)期功能，完成設(shè)計(jì)。最后利用專用設(shè)備將編程代碼下載至器件中，即完成了系統(tǒng)樣機(jī)的制作。如何使用硬件描述語(yǔ)言進(jìn)行PLD器件的設(shè)計(jì)，可查閱其它資料及有關(guān)書(shū)籍。