分離柵式快閃存儲(chǔ)器抗編程干擾性能的工藝優(yōu)化

周儒領(lǐng)，張慶勇

（中芯國(guó)際集成電路制造（上海）有限公司，上海201203）

分離柵式快閃存儲(chǔ)器抗編程干擾性能的工藝優(yōu)化

周儒領(lǐng)，張慶勇

（中芯國(guó)際集成電路制造（上海）有限公司，上海201203）

隨著電子產(chǎn)品的普及，分離柵式快閃存儲(chǔ)器作為閃存的一種，因其具有高效的編程速度以及能夠完全避免過擦除的能力，無(wú)論是在單體還是嵌入式產(chǎn)品方面都得到了人們更多的關(guān)注。但由于快閃存儲(chǔ)器產(chǎn)品規(guī)則的陣列排列方式，高速的編程能力也帶來(lái)了容易出現(xiàn)編程干擾的問題，成為了制約其實(shí)際應(yīng)用的關(guān)鍵因素。從工藝優(yōu)化方面探討在編程過程中，如何有效提高分離柵式快閃存儲(chǔ)器的抗編程干擾性能。通過實(shí)驗(yàn)發(fā)現(xiàn)通過整合改進(jìn)工藝流程中調(diào)節(jié)字線閾值電壓的離子注入方式的方法，可以顯著改進(jìn)分離柵式工藝快閃存儲(chǔ)器的抗編程干擾性能。

分離柵式快閃存儲(chǔ)器；抗編程干擾；行干擾；列干擾；對(duì)角線干擾

1 引言

分離柵式存儲(chǔ)器結(jié)構(gòu)單元如圖1和圖2所示，其使用了3層多晶硅工藝來(lái)分別形成浮柵（Floating Gate，F(xiàn)G）、控制柵（Control Gate，CG）和字線（Word Line，WL）/擦除柵（Erase Gate，EG），并在結(jié)構(gòu)上分離出了專用的控制柵和擦除柵[1]。

如圖2所示，在對(duì)選中的分離柵式快閃存儲(chǔ)器存儲(chǔ)單元進(jìn)行編程操作時(shí)，電子通過開啟的溝道采用SSI（Source Side Injection，源端熱電子注入）機(jī)制注入到浮柵中[2]。當(dāng)進(jìn)行擦除操作時(shí)，浮柵中的電子通過EG-FG多晶硅到多晶硅FN隧穿效應(yīng)被拉出到EG中去[1]。由于在有電子存在和沒有電子存在的情況下，浮柵的電勢(shì)不同，相同的讀取電壓下浮柵下方溝道關(guān)閉或者開啟狀態(tài)也不同，可以據(jù)此對(duì)應(yīng)所讀取的源漏間溝道電流的不同大小來(lái)判斷該存儲(chǔ)單元浮柵中有無(wú)電子存在，進(jìn)而得到存儲(chǔ)單元的存儲(chǔ)信息是0（編程狀態(tài)）或者1（擦除狀態(tài)）。相比較傳統(tǒng)的堆疊柵式快閃存儲(chǔ)器所采用的溝道熱電子注入機(jī)制，源端熱電子注入的編程電流更小，編程功耗更低，編程效率更高[3]。

圖1 分離柵式快閃存儲(chǔ)器的結(jié)構(gòu)單元

圖2 分離柵式快閃存儲(chǔ)器的編程操作示意圖

由于快閃存儲(chǔ)器產(chǎn)品普遍采用規(guī)則的陣列方式排列，在高效編程的過程中，如何克服編程干擾成了不可忽視的問題。所謂編程干擾，是指受被編程存儲(chǔ)單元在正常編程過程中的影響，本來(lái)沒有被選中的存儲(chǔ)單元發(fā)生的一種導(dǎo)致存儲(chǔ)信息改變的錯(cuò)誤。通常按照被編程存儲(chǔ)單元與受影響存儲(chǔ)單元之間的相對(duì)關(guān)系，編程干擾模式大致可分為3種類型：相同字線上的干擾（Row Disturb）、相同位線上的干擾（Column Disturb）以及對(duì)角線上（字線和位線都不同）的干擾（Diagonal Disturb），如圖3所示[4]。

圖3 快閃存儲(chǔ)器的3種不同編程干擾類型

在編程單元被編程時(shí)，由于處于規(guī)則陣列不同位置上被干擾的存儲(chǔ)單元所承受的干擾電壓以及干擾時(shí)間的不同（如表1所示），因此表現(xiàn)出來(lái)的受干擾程度也不盡相同。由于所承受的干擾時(shí)間最長(zhǎng)，對(duì)角線上的干擾（Diagonal Disturb）一般表現(xiàn)最嚴(yán)重。

以擦除狀態(tài)為背景，我們用受編程干擾前后存儲(chǔ)單元的讀取電流的變化率作為指標(biāo)來(lái)衡量存儲(chǔ)單元的抗編程干擾性能，表征為讀取電流的變化率越小，則抗編程干擾性能越強(qiáng)。同時(shí)我們也考慮了不同測(cè)試溫度對(duì)編程效率的影響[5]，設(shè)定的工藝目標(biāo)為不論是常溫還是高溫測(cè)試條件下，被編程干擾存儲(chǔ)單元讀取電流的變化率均不超過5%。

表1 3種不同編程干擾類型所承受的不同干擾條件

2 實(shí)驗(yàn)內(nèi)容

在工藝優(yōu)化之前，分離柵式快閃存儲(chǔ)器存在著編程干擾偏大的問題，3種不同類型的編程干擾下所測(cè)試的存儲(chǔ)單元的讀取電流變化率如表2所示。

從表2中可以發(fā)現(xiàn)，對(duì)角線上的干擾（Diagonal Disturb）在高溫（95 ℃）下的抗編程干擾能力最差，部分測(cè)試單元讀取的電流變化率已經(jīng)超過5%的設(shè)定最大目標(biāo)。

通過進(jìn)一步分析其與其他電學(xué)測(cè)試結(jié)果，發(fā)現(xiàn)對(duì)角線上的干擾（Diagonal Disturb）與字線的閾值電壓（Vt-WL）存在著一定的關(guān)聯(lián)性。如圖4所示，字線的閾值電壓越高，對(duì)角線上的干擾就表現(xiàn)得越嚴(yán)重。字線的閾值電壓在現(xiàn)有工藝上主要由離子注入工藝（CVT IMP）的注入濃度來(lái)調(diào)節(jié)。

因此，如何在保證字線的閾值電壓不受影響的前提下，盡可能去降低調(diào)節(jié)字線閾值電壓的離子注入工藝（CVT IMP）的注入濃度，成為提高存儲(chǔ)單元抗編程干擾性能的關(guān)鍵所在。

于是我們整合改進(jìn)了工藝流程中調(diào)節(jié)字線閾值電壓的離子注入的方式方法，在字線定義后的輕摻雜（Light Dosage Doping，LDD）工藝中增加一步傾斜30°的抗溝道導(dǎo)通（APT IMP，Anti-Punch Through）離子注入，與原本在字線定義前的CVT IMP疊加在一起來(lái)調(diào)節(jié)字線的閾值電壓。

圖4 對(duì)角線上的干擾與Vt-WL的對(duì)應(yīng)關(guān)系

表2 工藝優(yōu)化之前分離柵式快閃存儲(chǔ)器存在的編程干擾問題

通過以上改變，即可通過降低CVT IMP注入濃度來(lái)達(dá)到提高存儲(chǔ)單元抗編程干擾性能的目的。雖然降低CVT IMP的注入濃度會(huì)引起字線閾值電壓的降低，但是傾斜角度的輕摻雜（LDD）可以被用來(lái)在后續(xù)工藝中進(jìn)行相應(yīng)補(bǔ)償，以保證字線的閾值電壓保持在相當(dāng)水平。

根據(jù)以上分析，我們?cè)O(shè)計(jì)的相關(guān)實(shí)驗(yàn)條件如表3。

3 實(shí)驗(yàn)結(jié)果

不同實(shí)驗(yàn)條件下所測(cè)試的存儲(chǔ)單元的讀取電流變化率見表4。

表3 提高存儲(chǔ)單元抗編程干擾能力的實(shí)驗(yàn)條件

表4 不同實(shí)驗(yàn)條件下的編程干擾測(cè)試結(jié)果

從測(cè)試結(jié)果可以看出，在字線閾值電壓保持在0.45 V目標(biāo)左右時(shí)，實(shí)驗(yàn)條件5有著最小的編程干擾指標(biāo)，同時(shí)仍保持著較高的擦除電流。

我們進(jìn)一步選擇實(shí)驗(yàn)條件5進(jìn)行重復(fù)實(shí)驗(yàn)，并分別在常溫下和高溫下測(cè)試其編程干擾性能，結(jié)果已經(jīng)達(dá)到了讀取電流的變化率均不超過5%的工藝目標(biāo)，如表5所示。對(duì)于這一提高抗編程干擾能力的工藝優(yōu)化，我們對(duì)存儲(chǔ)單元的編程效率也進(jìn)行了專門的測(cè)試，用到達(dá)一定目標(biāo)電流時(shí)所需的時(shí)間（T2P， time to program）作為指標(biāo)來(lái)衡量，表征為T2P的時(shí)間越短，則編程效率越高。如圖5所示，實(shí)驗(yàn)條件5下的存儲(chǔ)單元依然保持著高效的編寫性能，1 μs時(shí)間內(nèi)就可以將溝道電流拉低到目標(biāo)值，完全滿足一般為10 μs的電路設(shè)計(jì)規(guī)格。

從理論上分析，由于在源極p-n結(jié)處于反向偏置狀態(tài)，實(shí)驗(yàn)條件5在不犧牲字線閾值電壓的情況下，減少CVT IMP離子注入濃度，從而有效減小了字線與浮柵間相鄰區(qū)域即熱電子被注入浮柵的主要區(qū)域襯底的摻雜濃度。這就避免了在橫向的強(qiáng)電場(chǎng)作用下在該區(qū)域發(fā)生帶帶隧穿效應(yīng)（即價(jià)帶中的電子能夠穿越禁帶勢(shì)壘隧穿到導(dǎo)帶中），否則產(chǎn)生的大量熱電子很容易在垂直方向的強(qiáng)電場(chǎng)作用下進(jìn)入浮柵從而導(dǎo)致沒有被選中的存儲(chǔ)單元也容易被編程，即發(fā)生所謂的編程干擾。

分離柵結(jié)構(gòu)中溝道電子密度分布及橫向電場(chǎng)分布的二維仿真示意圖[4]顯示了分離柵式快閃存儲(chǔ)器結(jié)構(gòu)的溝道電子密度分布，以及沿溝道方向的橫向電場(chǎng)的分布情況，可以發(fā)現(xiàn)橫向電場(chǎng)最強(qiáng)的區(qū)域正是字線與浮柵間相鄰區(qū)域即熱電子被注入浮柵的主要區(qū)域，這也進(jìn)一步佐證了本文的理論分析。

圖5 存儲(chǔ)單元在split5工藝條件下的T2P表征

表5 實(shí)驗(yàn)條件5的重復(fù)實(shí)驗(yàn)結(jié)果

4 結(jié)論

本文通過分析發(fā)現(xiàn)在分離柵式快閃存儲(chǔ)器編程過程中，對(duì)角線上的編程干擾（Diagonal Disturb）與字線的閾值電壓存在著較強(qiáng)的正比關(guān)系。由此我們整合改進(jìn)了工藝流程中調(diào)節(jié)字線閾值電壓的離子注入方式的方法，在字線定義后的輕摻雜工藝中增加一步傾斜30°的抗溝道導(dǎo)通離子注入，與原本在字線定義前的CVT IMP疊加在一起來(lái)調(diào)節(jié)字線的閾值電壓。這樣，就可以通過降低CVT IMP注入濃度，避免了字線與浮柵間相鄰區(qū)域發(fā)生帶帶隧穿效應(yīng)而使熱電子進(jìn)入浮柵，來(lái)達(dá)到提高存儲(chǔ)單元抗編程干擾性能的目的。同時(shí)字線的閾值電壓和存儲(chǔ)單元的編程效率也不會(huì)受到影響。

致謝

感謝中芯國(guó)際集成電路制造（上海）有限公司技術(shù)研究發(fā)展中心同仁以及SST公司合作伙伴在技術(shù)和數(shù)據(jù)收集上的幫助。

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Process Optimization to Improve Anti-program Disturb Performance in Split-gate Flash

ZHOU Ruling, ZHANG Qingyong
（Semiconductor Manufacturing International（Shanghai）Corp., Shanghai 201203, China）

As of the popularity of various electronic products, the split-gate flash, one kind of the flash memories, due to its highly efficient programming speed and the ability to completely avoid over-erase issue, got more and more attention both in stand-alone and embedded applications. But with highly efficient programming speed in the regular cell array, the program disturb has been the bottleneck of the application of such split-gate flash. The paper studied on how to improve anti-program performance through process optimization. With the optimized integration scheme on the threshold voltage adjustment implantation of word line, the anti-program disturb performance of such kind of split-gate flash can be greatly improved.

split-gate flash; anti-program disturb; row disturb; column disturb; diagonal disturb

TN305

A

1681-1070（2015）07-0033-04

周儒領(lǐng)（1976—），男，安徽安慶人，2001年畢業(yè)于南京大學(xué)，碩士學(xué)歷，目前在中芯國(guó)際集成電路制造（上海）有限公司技術(shù)研究發(fā)展中心主要從事閃存存儲(chǔ)器方面的研究和開發(fā)工作。

2015-04-08