基于FPGA的信號源的設計

徐紅麗

（湖南信息職業(yè)技術學院，湖南長沙，410200）

基于FPGA的信號源的設計

徐紅麗

（湖南信息職業(yè)技術學院，湖南長沙，410200）

在電子信息技術快速發(fā)展的條件下，可編程邏輯器件(FPGA)與直接頻率合成技術(DDS)也在不斷更新。同時，人們在社會生產(chǎn)生活中對其應用條件也提出了更高的要求?；诖?，本文本著降低設計成本、提升設計質量的原則，設計了基于FPGA的DDS信號源。

FPGA；DDS；信號源

0 引言

信號發(fā)生器也叫作信號源，它在人們的生產(chǎn)生活中應用十分廣泛。尤其是在電子信息技術不斷進步的大趨勢下，基于DDS技術的信號源以其頻率分辨率、可編程的相位輸出等優(yōu)勢得到社會各界廣泛認可。而利用DDS原理在FPGA平臺上開發(fā)高性能的多種波形信號發(fā)生器，可以實現(xiàn)操作更加靈活，并能夠滿足預定指標的多波形輸出目標。因此，本文主要通過對可編程邏輯器件(FPGA)與直接頻率合成技術(DDS)的分析，設計了基于FPGA的DDS信號源，大大提升了操作的靈活性，運行的可靠性，滿足預定指標的多波形輸出。

圖1 FPGA內部模塊結構

1 可編程邏輯器件(FPGA)

可編程邏輯器件(FPGA) 是作為專用集成電路（ASIC）領域中的一種半定制電路而出現(xiàn)的，是基于PAL、GAL、CPLD等可編程器件的發(fā)展而逐漸成熟起來的，它不僅克服了定制電路存在的不足，同時也很好地解決了可編程器件門路數(shù)限制問題。FPGA內部模塊結構如圖1所示：

FPGA 內的一切數(shù)據(jù)由上位機通過 USB傳送而來，傳輸?shù)臄?shù)據(jù)根據(jù)不同的地址傳送到 FPGA 芯片內部不同的寄存器，然后由 FPGA 內部的控制通信控制程序將數(shù)據(jù)寫入不同的模塊。另外，還完成了監(jiān)控數(shù)據(jù)經(jīng)過FPGA 傳輸?shù)缴衔粰C的功能，該監(jiān)視數(shù)據(jù)發(fā)送到了上位機接收測試信號的模塊。

本研究選擇的是深圳同創(chuàng)國芯電子有限公司自主研發(fā)的Titan系列可編程邏輯器件，Titan系列高性能FPGA有兩大特點，一是Titan系列它是中國第一款千萬門級FPGA； 二是采用了先進的40nm制程。該產(chǎn)品規(guī)模為3萬至32萬個可編程基本邏輯單元，帶有DDR3和PCIe接口。Titan系列產(chǎn)品包含創(chuàng)新的可配置邏輯單元（CLM）、專用存儲單元（DRM）、算術處理單元（APM）、多功能高性能I/O以及豐富的片上時鐘資源等模塊，每個CLM包含6個寄存器，每個DRM內嵌兩個18*18單元，可實現(xiàn)27*27運算，基于Bank的IO分組，VCCIO支持1.2V、1.5V、1.8V、2.5V及3.3V，支持多種輸入輸出標準，時鐘頻率可達500MHz。Titan系列可編程邏輯器件是一款能夠提供高性能，大容量，差異化應用的FPGA產(chǎn)品。

2 直接頻率合成技術(DDS)

根據(jù)采用定理，DDS對需要產(chǎn)生的波形進行采樣，并在對采樣值數(shù)字化處理后，在存儲器中將處理后的采樣值進行存儲，同時將其作為查找表以讀取數(shù)據(jù)，繼而通過D／A轉換器將其轉換為模擬量，最后重新合成出波形。DDS基本原理如圖2所示。

圖2 DDS基本原理圖

其工作過程是，在全局時鐘的驅動下，相位累加器對頻率控制字不斷的做累加運算，根據(jù)奈奎斯特定理知道參考時鐘的頻率一般為DDS輸出信號最高頻的2倍。將得到的輸出信號以波形存儲器地址形式進行輸入后，波形存儲器的數(shù)字信號輸出借助于D/A轉換器轉換為模擬信號，最后借助于低通濾波器即可實現(xiàn)模擬信號中高頻分量的濾除，并得到純凈的輸出信號。

3 系統(tǒng)總體方案設計

該系統(tǒng)在設計過程中，以FPGA為開發(fā)平臺，通過ROM存儲各波形幅值/相位量化數(shù)據(jù)，根據(jù)設定頻率，以相應頻率控制字k為步進實現(xiàn)相位累加，借助于累加相位值為地址碼對存儲器內的波形數(shù)據(jù)進行讀取，并通過D/A轉換、濾波及幅度控制得到最終波形。本研究中的波形發(fā)生器采用了數(shù)字化結構，實現(xiàn)了頻率的調節(jié)與直觀顯示，硬件描述語言為Verilog 語言。系統(tǒng)總體設計如圖3所示。

圖3 系統(tǒng)總體設計圖

系統(tǒng)中主要有三個單元，即D/A轉化單元、波形數(shù)據(jù)產(chǎn)生單元、濾波整形處理單元。D/A轉換單元的主要功能主要是從ROM表里讀取的波形數(shù)據(jù)進行D/A轉換。在實際操作中，D/A轉換器件的選擇要注意建立時間、轉換時間、轉化誤差與位數(shù)四點；波形數(shù)據(jù)產(chǎn)生單元的功能主要包括頻率設置與輸出的顯示，以及波形數(shù)據(jù)的輸出。濾波整形處理單元的主要功能是對D/A轉換的模擬波進行平滑，對幅度損失與頻帶損耗進行相應補償，同時解決雜波和高頻干擾問題，最終輸出高質量、低誤差的波形，以滿足實驗需求。

4 系統(tǒng)功能單元實現(xiàn)

4.1 波形數(shù)據(jù)產(chǎn)生單元

該單元是信號源設計的主體，基于FPGA的DDS信號源設計可以實現(xiàn)正弦、三角和方波三種波形數(shù)據(jù)的產(chǎn)生，根據(jù)控制信號還可實現(xiàn)選定波形指定頻率的輸出。該單元還可分成相位累加器模塊、頻率控制字生成模塊、波形數(shù)據(jù)ROM表模塊。其中，相位累加器模塊的主要功能是進行所選波形的相位尋址，設計中為了提高相位累加器的運算速度，相位累加器往往要采用超前進位加法器等方法來實現(xiàn)；頻率控制字生成模塊可根據(jù)輸入產(chǎn)生指定頻率字，同時顯示輸入頻率數(shù)字；波形數(shù)據(jù)ROM表模塊通過地址選擇相應波形的數(shù)據(jù)，存放三種波形的幅值／相位量化值。

系統(tǒng)輸入控制運用的是4*4鍵盤，各鍵功能為：“確定”鍵用于波形信號設置的確認；“清零”鍵可將頻率數(shù)字快速全部清零；“↑”鍵用于步進增大控制；“←”鍵用于修改設置的頻率，可以用其執(zhí)行已輸入信號頻率數(shù)字最后一位的刪除命令；“↓”鍵用于步進減小控制；“0～9”數(shù)字鍵用于設定信號頻率。

4.2 D/A轉換單元

D/A 轉換器的作用是把合成的信號波形數(shù)字量轉化成模擬量，且波形精度的高低隨D/A 轉換器分辨率高低變化。在本研究中，信號源技術指標要求輸出信號幅值的精度達到0.0625%，一般情況下選擇14位分辨率的DAC即可實現(xiàn)該精度目標，但是因為考慮到DAC電路本身產(chǎn)生的誤差，本文選擇了16位分辨率的高精度AD768AR。

4.3 濾波處理單元

濾波器是一種用來消除干擾雜訊的器件，將輸入或輸出經(jīng)過過濾而得到純凈的直流電。DAC輸出的信號是模擬的階梯信號，在其輸出頻率與Nyquist帶寬的高端接近時，采樣點數(shù)也相應減少，其輸出的雜散干擾相應增加。因此，有必要通過濾波器排除干擾，低通濾波器可以有效濾除雜散，所以為了有效降低 DAC 輸出模擬信號的噪聲，本研究考慮在DAC后加一個低通濾波器。低通濾波器的實現(xiàn)有兩種基本方案，一是采用低通芯片LTC1560-1，該方案的優(yōu)勢在于實現(xiàn)簡單，缺點是不利于精確濾除除所需信號頻譜外的噪聲；二是采用數(shù)控低通濾波器，該方案的優(yōu)勢在于能夠比較準確的濾除除所需信號頻譜外的噪聲，缺點是結構較更復雜。結合本系統(tǒng)設計需要，本文選擇第一種方案。

5 實驗驗證

由上位機可設置信號源波形為正弦波、矩形波、三角波和鋸齒波，且可設置其頻率、幅值。實驗信號源輸出波形如圖4所示。

Design of signal source based on FPGA

Xu Hongli
（Hunan College of information,Hunan Changsha,410200）

Based on the condition of rapid development of electronic information technology, the programmable logic device (FPGA) and direct frequency synthesis (DDS) are also constantly updated. At the same time, people also put forward higher requirements on the application conditions in social production and life. Based on this, this text is to reduce the design cost, improve the design quality of the principle, design a DDS based FPGA signal source.

FPGA;DDS;signal source

TN74

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