高速數(shù)字電路的串?dāng)_問題分析與仿真

摘要：在當(dāng)今的高速數(shù)字電路設(shè)計過程中，信號完整性問題的研究已經(jīng)成為不容忽視的重要環(huán)節(jié)。而串?dāng)_問題則是影響信號完整性的重要因素，因此在電路的設(shè)計初期就要充分利用EDA軟件進(jìn)行仿真，充分考慮可能出現(xiàn)的問題，及時發(fā)現(xiàn)及時解決。文中給出了串?dāng)_在Altium Designer中的仿真波形，從仿真結(jié)果可以清楚的看到采取不同的解決方法，串?dāng)_噪聲改善的效果不一樣，因此在實際工程中要根據(jù)電路設(shè)計的具體需求采用合理的最佳解決方案。

關(guān)鍵詞：串?dāng)_；Altium Designer；信號完整性

中圖分類號：TN41 文獻(xiàn)標(biāo)識碼：A 文章編號：1009-3044（2015）22-0132-02

1 概述

高速數(shù)字電路系統(tǒng)中，電路功能越來越復(fù)雜，而導(dǎo)致的信號頻率的升高，布局布線密度的加大，PCB板層數(shù)的增多等諸多因素，都會引起各種信號完整性問題。在這種情況下，電路設(shè)計的關(guān)鍵因素不僅僅是信號的互連了，如何解決好信號完整性問題就顯得更加重要了。信號完整性是指信號通過信號線傳輸后仍能保持完好，保持其正確的邏輯功能功能和時序而未受到損傷的一種特性[1]。在各種信號完整性問題中串?dāng)_現(xiàn)象是普遍存在，且對電路影響比較大的。

2 串?dāng)_產(chǎn)生的原因

在信號頻率越來越高的數(shù)字電路設(shè)計中，經(jīng)常會有串?dāng)_現(xiàn)象的產(chǎn)生。信號串?dāng)_（Cross-talk）是在電氣上沒有連接的信號線之間，產(chǎn)生的電磁耦合現(xiàn)象，一條信號線上的電壓或電流可以通過互感和互容耦合到相鄰的信號線上[2]，即對相鄰的傳輸線產(chǎn)生了不期望的干擾噪聲。這個串?dāng)_噪聲從攻擊對象上以耦合電壓或耦合電流的形式，交叉耦合到犧牲對象上，表現(xiàn)在只要有一信號線上有信號流通，PCB板上與這條信號線相鄰的其他網(wǎng)絡(luò)上就會感應(yīng)出耦合電壓或電流信號。

如圖1，設(shè)A點的信號為干擾源，則D點的接收器就為被干擾對象，A、B之間的傳輸線L就是攻擊線，則C、D之間的傳輸線P就是犧牲線。隨著PCB板上信號線間的幾何距離越來越小，加之時鐘速度的不斷升高，這種耦合越劇加大，信號間的干擾噪聲就會更加明顯。

當(dāng)攻擊線上有變化的信號從源端傳向負(fù)載端時，攻擊線上會產(chǎn)生一個時變電磁場，犧牲線將包括在這個電磁場里面，變化的電磁場在犧牲線上就會產(chǎn)生感應(yīng)的電信號。這個感應(yīng)電信號會分別向犧牲網(wǎng)絡(luò)線的近端和遠(yuǎn)端兩個方向傳播，如圖2，朝近端傳播的串?dāng)_稱為近端串?dāng)_；另一個向遠(yuǎn)端傳播的串?dāng)_稱為遠(yuǎn)端串?dāng)_，。

串?dāng)_都產(chǎn)生于信號變化的一瞬間，遠(yuǎn)端串?dāng)_是攻擊源對犧牲源的接收端產(chǎn)生的影響，表現(xiàn)為一個尖端脈沖，持續(xù)時間等于攻擊信號的跳變時間tr[3，4]，但對于遠(yuǎn)端串?dāng)_，產(chǎn)生的容性串?dāng)_和感性串?dāng)_兩者的方向相反長度相同，基本上是可以相互抵消的。

而近端串?dāng)_是攻擊源對犧牲源的發(fā)送端產(chǎn)生的干擾，與干擾信號的方向相反，近端串?dāng)_的容性和感性部分具有相同的極性，并與干擾信號的極性相同，脈沖寬度等于兩倍的串?dāng)_線的延時2tr，因此它們相互疊加而不是抵消，表現(xiàn)為一個長脈沖。

3 串?dāng)_噪聲的抑制方法

串?dāng)_在高速數(shù)字系統(tǒng)中存在是非常普遍的，而且對電路性能的影響也很大，降低串?dāng)_最有效的是減少干擾源與被干擾線之間的耦合度，增加信號走線間的距離，減小耦合長度[5]。但是對于當(dāng)今高速系統(tǒng)的設(shè)計，PCB板的密度已經(jīng)越來越大，僅靠增加信號線間的距離改善串?dāng)_已經(jīng)基本達(dá)不到要求了。因此主要可以從下面幾個方面考慮改善：

1）盡可能地減少相鄰網(wǎng)絡(luò)線間的平行長度，如果條件允許最好能把相互間可能產(chǎn)生影響的傳輸線放在不同層間走線，而且相鄰兩信號層的走線方向盡可能垂直。

2）通過端接，如RC交流端接、上下拉電阻、串聯(lián)端接等各種端接方法，使傳輸線兩端阻抗與傳輸線阻抗匹配，可以大大減小串?dāng)_的幅度。

3）對于目前密度越來越大的多層PCB板來說，信號層與電源層之間都是用電介質(zhì)填充的，這個電介質(zhì)層的厚度直接影響著傳輸線特征阻抗，在滿足特征阻抗的條件下，應(yīng)使電介質(zhì)層盡可能薄，這樣加大了傳輸線與參考平面間的耦合度，也就相當(dāng)于減少了與相鄰傳輸線的耦合。因此減小層間介質(zhì)厚度，同樣可以改善串?dāng)_現(xiàn)象。

4）多層PCB板都包含若干個信號層和電源層，一般是通過信號層和電源層疊放順序來構(gòu)成標(biāo)準(zhǔn)的微帶傳輸線和帶狀傳輸線。對于同樣厚度的電介質(zhì)層，帶狀傳輸線的串?dāng)_要小于微帶傳輸線的串?dāng)_[5]。因此在高速系統(tǒng)中，盡可能使用帶狀傳輸線進(jìn)行PCB布線。

4 基于Atium Designer10的串?dāng)_仿真分析

下面就以一個某FPGA電路為例來分析一下串?dāng)_抑制的仿真效果。在Atium Designer10中，做好一切準(zhǔn)備工作之后，在PCB編輯器中，執(zhí)行【tools】/【signal integrity】命令，信號完整性分析窗口，如圖3所示。

對電路中的產(chǎn)生干擾噪聲可能性比較的網(wǎng)絡(luò)進(jìn)行重點分析，選中待分析的網(wǎng)絡(luò)標(biāo)簽，如“A12、A13”等等，點擊向右箭頭或者雙擊導(dǎo)入到窗口右側(cè)待分析列表中，在圖3分析窗口右側(cè)Net下，選中A12，點擊右鍵設(shè)置A12為攻擊源，單擊窗口右下角的Crosstalk Waveforms命令，進(jìn)行串?dāng)_情況分析，沒有采取任何抑制措施的串?dāng)_波形如圖4，可以看出在犧牲信號線A13上存在著很大串?dāng)_噪聲，最大串?dāng)_噪聲幅度可達(dá)30mv左右。

在圖3信號完整性分析窗口右側(cè)可以選擇各種端接策略，如串聯(lián)端接、RC交流端接、上拉或下拉電阻端接、二極管端接等等，每種端接方式可以設(shè)置不同的端接阻抗，來減小串?dāng)_所帶來的影響，圖5為采用各種端接后串?dāng)_仿真結(jié)果，每種端接方式分別選了兩種不同的阻抗。從波形上可以看出，（a）、（b）兩種端接方式對串?dāng)_幾乎起不到任何抑制作用，甚至有的更糟了，（c）、（d）兩種端接方式對串?dāng)_噪聲都有不同程度的抑制，即使同一種端接方式，阻抗不同，抑制噪聲的效果也是不一樣的。如：RC交流端接，電阻選擇170歐，電容4nF，串?dāng)_噪聲最大值從30mv可以降低到低于20mv。在實際工程中，設(shè)計者可以參考波形分析，根據(jù)實際噪聲容限的要求[3，6]信號擺幅小于的5%原則，綜合多方面因素考慮選擇合適的阻抗值和合理的端接方式。

5 結(jié)束語

串?dāng)_噪聲對高速電路系統(tǒng)性能的影響不容忽視，電路能否長期穩(wěn)定的工作，在很大程度上取決于PCB設(shè)計的合理性。對目前要求都越來越高的電路系統(tǒng)，設(shè)計初期都必須要綜合考慮各方面因素，合理布局布線，經(jīng)過嚴(yán)密的仿真驗證，及時發(fā)現(xiàn)問題及時解決，降低開發(fā)成本，縮短產(chǎn)品上市時間。

參考文獻(xiàn)：

[1] 王淵峰， 戴旭輝. Altium Designer10電路設(shè)計標(biāo)準(zhǔn)教程[M]. 科學(xué)出版社， 2013：253-280.

[2] 陳偉， 黃秋元. 高速電路信號完整性分析與設(shè)計[M]. 北京： 電子工業(yè)出版社， 2009：64-97.

[3] 崔玉美. 基于Protel2004的信號完整性分析與研究[J]. 實驗室研究與探索， 2010（11）：38-40.

[4] 曾錚， 鄭建宏. 高速PCB板設(shè)計中的串?dāng)_問題和抑制方法[J]. 電子設(shè)計應(yīng)用， 2006（4）：81-84.

[5] 陳思思. 信號完整性中的串?dāng)_分析[J]. 武漢理工大學(xué)學(xué)報， 2005（10）：17-20.

[6] 高海賓， 辛文， 胡仁喜等. Altium Designer10從入門到精通[M]. 北京： 機(jī)械工業(yè)出版社， 2014：234-246.