具有抗諧波干擾的三相數(shù)字鎖相環(huán)設(shè)計與仿真

陸原，汪周瑋，郭素兵

（河北大學(xué)電子與信息工程學(xué)院，河北保定071002）

具有抗諧波干擾的三相數(shù)字鎖相環(huán)設(shè)計與仿真

陸原，汪周瑋，郭素兵

（河北大學(xué)電子與信息工程學(xué)院，河北保定071002）

在光伏或風(fēng)能的三相有源逆變過程中，獲取三相電網(wǎng)實時基波相位是非常重要的。針對當(dāng)電網(wǎng)出現(xiàn)三相電壓不平衡或較強(qiáng)的高次諧波干擾的情況，給出了一種具有抗諧波干擾的三相數(shù)字鎖相環(huán)設(shè)計方案，并對方案的工作原理做了說明。最后，利用Matlab/Simulink對該三相數(shù)字鎖相環(huán)在各種條件下做了對比分析，證明了基于多二階廣義積分器三相數(shù)字鎖相環(huán)設(shè)計方案可以消除各次諧波的影響，使三相鎖相環(huán)獲得良好的跟蹤基波相位的效果。該方案可以移植到FPGA中，構(gòu)成全硬件集成鎖相環(huán)；也可以移植到DSP中，構(gòu)成全軟件鎖相環(huán)。

二階廣義積分器；三相鑒相器；數(shù)字鎖相環(huán)；設(shè)計與仿真

無論是光伏還是風(fēng)能，在三相有源逆變過程中，獲取三相電網(wǎng)實時基波相位是非常重要的。鎖相環(huán)PLL（phase-locked loop）是一種能使輸出信號與輸入信號在相位和頻率上保持同步的自動閉環(huán)控制系統(tǒng)，可用于電力電子設(shè)備的控制過程，跟蹤電網(wǎng)相位。被廣泛應(yīng)用的單同步坐標(biāo)系的軟件鎖相環(huán)（SRF-SPLL）［1-3］，在電網(wǎng)電壓對稱、理想的情況下，通過設(shè)計鎖相環(huán)的控制參數(shù)，可以獲得良好的動態(tài)特性，即使電網(wǎng)電壓含有高次諧波，由于系統(tǒng)本身有2個等效積分環(huán)節(jié)，對高頻分量有較強(qiáng)的抑制作用。當(dāng)電網(wǎng)出現(xiàn)瞬時故障而出現(xiàn)三相不平衡時，或出現(xiàn)較強(qiáng)的高次諧波時，單同步坐標(biāo)系鎖相環(huán)會使相位誤差增大以致不能準(zhǔn)確跟蹤三相電網(wǎng)實時基波相位。

本文提出一種基于多二階廣義積分器三相數(shù)字鎖相環(huán)設(shè)計方案，可以在電網(wǎng)三相不平衡時或出現(xiàn)較強(qiáng)高次諧波時正確跟蹤電網(wǎng)正序分量的基波相位，本文利用Matlab/Simulink在各種條件下對該三相數(shù)字鎖相環(huán)做了對比分析，證明了基于多二階廣義積分器三相數(shù)字鎖相環(huán)設(shè)計方案可以消除各次諧波的影響，使三相鎖相環(huán)獲得良好的跟蹤基波相位的效果。

1 設(shè)計原理

電網(wǎng)在瞬時故障或某些情況下，三相電網(wǎng)電壓會變得不平衡，此不平衡三相電壓可表示為一系列不平衡諧波成分的合集［4］。這時就能分解出有幅值的負(fù)序。一般的三相電壓uabc可表示為正序分量、負(fù)序分量和零序分量的合集為

式中：+n，-n，0n分別為電壓矢量正序分量、負(fù)序分量和零序分量的n次諧波分量。

對于采用隔離變壓器網(wǎng)側(cè)為角接的分布式電源系統(tǒng)，可忽略零序分量，僅包含的正序基波或正序n次諧波或負(fù)序分量n次諧波，可表示為

式中：ω為電網(wǎng)角頻率；θ為A相相位，θ=ωt。n＞0時表示正序分量，n＜0時表示負(fù)序分量。可以理解為三相正序基波合成矢量V+1在平面abc 3軸坐標(biāo)系下，以角頻率ω逆時針旋轉(zhuǎn)；負(fù)序合成矢量V-1（n=-1）以角頻率-ω順時針旋轉(zhuǎn)。經(jīng)Clark變換后，abc 3軸變αβ兩軸靜止直角坐標(biāo)系，如下式所示：

通過Park變換引入的旋轉(zhuǎn)坐標(biāo)系；旋轉(zhuǎn)坐標(biāo)角頻率ω0，ω0為本地角頻率，本地相位為θ0=ω0t。

得：

式（7）的第1項中，當(dāng)三相正序基波合成矢量相位θ=ωt與旋轉(zhuǎn)坐標(biāo)相位θ0=ω0t相同時，表示相位鎖定。此時作為三相鑒相器輸出，uq的第1項V+1[sin(ωt-θ0)]?0。

n=-1，為負(fù)序1次諧波，Part變換后，uq的第2項為V-1[sin(-ωt-θ0)]=-V-1sin(2ωt)，-V-1sin(2ωt)實質(zhì)上是由于負(fù)序分量1次諧波對鑒相器輸出的干擾，它是50 Hz的2次諧波。解決的方法是設(shè)法生成一等幅、等頻同相的信號，然后抵消uq中的干擾。

同理，n=2時，為電網(wǎng)中的2次諧波干擾，Park變換后，干擾為1次波V2sin(ωt)。

n=3時，為電網(wǎng)中的3次諧波干擾，Park變換后，干擾為2次諧波V3sin(2ωt)。

n=4時，為電網(wǎng)中的4次諧波干擾，Park變換后，干擾為2次諧波V4sin(3ωt)。

n=-1和n=3時，Park變換后，干擾均為2次諧波，但相位相反。

2 二階廣義積分器［5-6］

二階廣義積分器（SOGI）是由積分器、加法器、乘法器和放大器構(gòu)成，如圖1所示。完全可以由硬件實現(xiàn)。其特點如下：

1）它是具有選頻特性的窄帶帶通濾波器，帶通的中心頻率為ω′，中心頻率由輸入信號ω′控制，ω′仿真時為一常數(shù)。圖2a為它的選頻特性，當(dāng)輸入v為等幅基波50 Hz，2次諧波100 Hz和4次諧波200 Hz，當(dāng)ω′=2π×100時，輸出v′對基波和4次諧波的衰減；

2）輸出為v′和qv′，2路頻率為ω′的正交信號。εv為輸出v′與輸入v之差；

3）圖2b為二階廣義積分器的波特圖，從幅頻特性可看出對頻率ω′零衰減，對ω′的其它諧波有較大衰減。從相頻特性可看出對頻率ω′無移相，對ω′的其它諧波移相近90°。

圖1 SOGI結(jié)構(gòu)圖Fig.1 Structure diagram of SOGI

圖2 SOGI的頻率特性圖Fig.2 The characteristic diagram of selecting frequency of SOGI

4）二階廣義積分器的實現(xiàn)方法。用模擬的方法實現(xiàn)二階廣義積分器功能相對比較困難，因為需要相對應(yīng)的模擬器件?？梢杂脭?shù)字方法實現(xiàn)。

硬件方法實現(xiàn)：利用FPGA器件的通用AD_IP核在FPGA內(nèi)設(shè)計AD轉(zhuǎn)換器，AD轉(zhuǎn)換器可對輸入信號作實時AD。然后對AD轉(zhuǎn)換結(jié)果可做并行的硬件加法、乘法和積分運算。輸出為數(shù)字編碼。

軟件方法實現(xiàn)：利用DSP器件直接對輸入信號作實時AD轉(zhuǎn)換。然后對AD轉(zhuǎn)換結(jié)果可做順序的軟件加法、乘法和積分運算。

硬件方法比軟件方法運算速度要快。

3 三相數(shù)字鎖相環(huán)

圖3a是“基于多二階廣義積分器的三相數(shù)字鎖相環(huán)”結(jié)構(gòu)原理框圖，它是由三相鑒相器、m個SOGI構(gòu)成的濾波器和數(shù)字分頻器組成。

1）三相鑒相器。三相鑒相器是由Clark變換器、Park變換器和PI調(diào)節(jié)器組成，輸入為2部分，采樣后的電網(wǎng)實時三相電壓值和由三角函數(shù)表ROM輸出的旋轉(zhuǎn)坐標(biāo)的旋轉(zhuǎn)角度離散的三角函數(shù)值，uq為三相鑒相器輸出。

2）濾波器。由m個二階廣義積分器（SOGI）構(gòu)成，可濾除1～m次諧波［7］。當(dāng)相鎖定后，同時保留鑒相器輸出V+1[sin(ωt-θ0)]=Δθ′→0直流分量。圖3b是由4個SOGI組成的濾波器，可濾除1～4次諧波。

3）數(shù)字分頻器。數(shù)字鎖相環(huán)晶振產(chǎn)生標(biāo)頻4n kHz，經(jīng)4分頻、n分頻和20分頻后，獲50 Hz、相位為θ0的本地同步信號。

圖3 “基于多SOGI的三相數(shù)字鎖相環(huán)”的結(jié)構(gòu)原理框圖Fig.3 The principle diagram of three phase digital phase locked loop based on multi second?order generalized integrator

在4分頻電路中，可根據(jù)三相鑒相器的PI控制輸出Δθ′＞0，Δθ′＜0或Δθ′=0，控制分頻電路插入計數(shù)脈沖或扣除計數(shù)脈沖來調(diào)整本地50 Hz相位θ0。等效加減門電路在不同的Δθ′狀態(tài)下為3分頻電路、5分頻電路或4分頻電路。

20分頻電路為20進(jìn)制循環(huán)計數(shù)器，5根狀態(tài)輸出為三角函數(shù)ROM表提供5根地址線。

4 Matlab/Simulink對比仿真分析

圖4三相電壓正常時的仿真圖Fig.4 Simulation diagram while three?phase voltage is normal

圖4 為三相電壓正常時的仿真圖，無諧波分量，鎖相環(huán)不加SOGI濾波。圖4a為三相電壓波形；圖4b為鑒相器輸出波形；圖4c為鎖相過程。

結(jié)論：三相電壓無諧波，鎖相環(huán)不加SOGI時，如圖4b所示，大約在0.02 s時，鑒相器輸出規(guī)律性變化，由圖4b，此時鎖相環(huán)完成鎖相。

三相電壓無諧波，鎖相環(huán)加SOGI時，圖5a為鑒相器輸出波形；圖5b為鎖相過程。

圖5 三相電壓無諧波，鎖相環(huán)加SOGIFig.5 Three?phase voltage without harmonic，phase locked loop with SOGI

結(jié)論：三相電壓無諧波，鎖相環(huán)加SOGI后，由圖5a可知，對鑒相器輸出、鎖相過程均有影響，可忽略。由圖5b可知，大約在0.08 s時完成鎖相。

圖6 三相電壓有諧波，A相跌落，鎖相環(huán)不加SOGI濾波Fig.6 Three?phase voltage with harmonic，phase A drop，phase locked loop without SOGI

圖6 為三相電壓加入諧波時的仿真圖。三相電壓加入2～5次諧波，幅值依次遞減50%，分別為110 V，55 V，27 V，13 V；同時，A相跌落50%，鎖相環(huán)不加SOGI時，圖6a為三相電壓加入上述諧波，A相跌落50%的波形；圖6b為鑒相器輸出波形；圖6c為鎖相過程。

結(jié)論：當(dāng)在0.1 s時，三相電壓加入依次遞減50%的2～5次諧波，幅值分別為110 V，55 V，27 V，13 V，A相跌落50%，鎖相環(huán)不加SOGI，由圖6a可知，鑒相器在0.1 s前波形平穩(wěn)，之后大幅度波動，幅值約為27 000 V2，由圖6b可以看到鎖相后，相差超出允許范圍。

圖7為三相電壓加入依次遞減50%的2～5次諧波時，幅值分別為110 V，55 V，27 V，13 V，并且A相跌落50%，鎖相環(huán)加入SOGI濾波后，圖7a為鑒相器輸出波形；圖7b為鎖相過程。

圖7 三相電壓有諧波，A相跌落，鎖相環(huán)加入SOGI濾波Fig.7 Three?phase voltage with harmonic，phase A drop，phase?locked loop with SOGI

結(jié)論：在0.1 s時，三相電壓加入50%的2～5次諧波，幅值分別為110 V，55 V，27 V，13 V，A相跌落50%，鎖相環(huán)加SOGI后，由圖7a可知，0.1 s前鑒相器輸出波形趨于平緩，鎖相完成；在0.1 s后，波形相位出現(xiàn)波動，但是0.14 s之后，幅峰值約為8 000 V2，對鑒相器輸出有影響。由圖7b分析，相位能夠鎖定。計算后，鎖相誤差在允許范圍。

5 結(jié)論

關(guān)于相位誤差國家沒用專門的標(biāo)準(zhǔn)，在GB/T 15945—2008《電能質(zhì)量電力系統(tǒng)頻率偏差》規(guī)定了電力系統(tǒng)正常運行條件下頻率偏差限制為±0.2 Hz［8］。檢測方法是1 s間隔內(nèi)計到的整數(shù)周期與整數(shù)周期累計時間之比，相當(dāng)于1個周期最大相差應(yīng)小于1.44°。所以仿真時以1.44°作為誤差允許范圍。

從仿真結(jié)果可以看出加入二階廣義積分器，對鎖相環(huán)跟蹤電網(wǎng)相位帶來的影響。當(dāng)三相電網(wǎng)出現(xiàn)諧波和三相不平衡時，加入二階廣義積分器后，鑒相器輸出幅度峰值衰減70%。鎖相后，滿足相位誤差要求。證明二階廣義積分器對諧波確實起到濾除效果。仿真結(jié)果驗證了方案正確性和可行性，本地相位可以快速跟蹤三相電網(wǎng)正序基波相位。

利用Simulink實現(xiàn)了具有抗諧波干擾的三相數(shù)字鎖相環(huán)功能仿真，說明設(shè)計方案理論上是可行的。該方案可以移植到FPGA中，構(gòu)成全硬件集成鎖相環(huán)；也可以移植到DSP中，構(gòu)成全軟件鎖相環(huán)。

［1］吉正華，韋芬卿，楊海英.基于dq變換的三相軟件鎖相環(huán)設(shè)計［J］.電力自動化設(shè)備，2011，31（4）：104-106.

［2］Zhan C J，F(xiàn)itzer C，Ramachandaramurthy V K，et al.Soft?ware Phase?locked Loop Applied to Dynamic Voltage Restor? er（DVR）［C］//Power Engineering Society Winter Meeting，2001，3：1033-1038.

［3］洪小圓，呂征宇.基于同步參考坐標(biāo)系的三相數(shù)字鎖相環(huán)［J］.電工技術(shù)學(xué)報，2012，27（11）：203-209.

［4］楊君，王兆安，邱關(guān)源.不對稱三相電路諧波及基波負(fù)序電流實時檢測方法研究［J］.西安交通大學(xué)學(xué)報，1996，30（3）：94-97.

［5］孔飛飛，袁鐵江，晁勤，等.基于二階廣義積分的變流器電網(wǎng)同步法［J］.電力系統(tǒng)保護(hù)與控制，2012，40（12）：116-120.

［6］Remus Teodorescu.光伏與風(fēng)力發(fā)電系統(tǒng)并網(wǎng)變換器［M］.周克亮，譯.北京：機(jī)械工業(yè)出版社，2012.

［7］Rodirguez P，Luna A，Candela I，et al.Grid Synchronization of Power Converters Using Multiple Second Order General?ized Integrators［C］//Industrial Electronics，2008：755-760.

［8］全國電壓電流等級和頻率標(biāo)準(zhǔn)化技術(shù)委員會.GB/T 15945—2008電能質(zhì)量電力系統(tǒng)頻率偏差［S］.北京：中國標(biāo)準(zhǔn)出版社，2008.

Design and Simulation of Three?phase Digital Phase?locked Loop with Anti Harmonic Interference

LU Yuan，WANG Zhou?wei，GUO Su?bing
（Electronics and Information Engineering College，Hebei University，Baoding 071002，Hebei，China）

In the process of photovoltaic or wind energy with three phase active inverter，obtaining the three?phase power grid real?time fundamental phase is very important.For when the grid appears unbalanced three?phase voltage or strong situation harmonic interference，proposed a three?phase digital phase lock with anti harmonic interferenceringdesignscheme，andtheworkingprinciplewasexplained.Finally，usedofMatlab/Simulinkforthethree?phase digital phase locked loop to do a comparative analysis under various conditions，proved that two order generalized integrator based on three?phase digital phase locked loop design scheme can eliminate the effect of harmonics，the three?phase phase?locked loop tracking the fundamental phase obtained good effect.The scheme can be transplanted to FPGA，constitute a full hardware integrated PLL；can also be transplanted to DSP，constitute the entire software phase?locked loop.

second?order generalized integrator（SOGI）；three?phase phase discriminator；digital phase?locked loop；design and simulation

TN712；TM919

A

2014-09-22

修改稿日期：2015-03-01

陸原（1957-），男，高級工程師，Email：luyuan@hbu.edu.cn