硅基深寬比結構與SiO2薄膜的干法刻蝕方法研究

顏改革，韓敬寧，殷志富，鄒赫麟

(大連理工大學機械工程學院，遼寧省微納米技術及系統(tǒng)重點實驗室，遼寧大連 116023)

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硅基深寬比結構與SiO2薄膜的干法刻蝕方法研究

顏改革，韓敬寧，殷志富，鄒赫麟

(大連理工大學機械工程學院，遼寧省微納米技術及系統(tǒng)重點實驗室，遼寧大連 116023)

文中研究了貫穿刻蝕硅基直壁溝槽及溝槽底部SiO2薄膜過刻蝕的深反應離子刻蝕(DRIE)工藝過程。首先，研究了DRIE刻蝕鈍化時間比(TSF6∶TC4F8)對硅刻蝕形貌的影響。通過工藝參數(shù)優(yōu)化，采用刻蝕鈍化時間比分別為9 s/2 s、11 s/2 s(C4F8下電極射頻功率為40 W)和11 s/2 s(C4F8下電極射頻功率為0 W)的三步刻蝕工藝，貫穿刻蝕了寬度為150 μm，深度為300 μm的直壁溝槽。其次，研究了C4F8(八氟環(huán)丁烷)鈍化氣體對SiO2薄膜過刻蝕的現(xiàn)象，采用降低C4F8下電極射頻功率方法，減小了C4F8對SiO2薄膜過刻蝕。

深反應離子刻蝕；刻蝕鈍化時間比；射頻功率；黑硅；SiO2薄膜

0 引言

目前，硅基微結構廣泛地應用于微機電系統(tǒng)(MEMS)器件制造，如微慣性傳感器、加速度計、陀螺儀、微執(zhí)行器、微夾鉗、微開關、微流泵、噴墨打印頭等[1-4]，其對硅基微結構的側壁形貌有一定的要求。硅基微結構的制造技術包括濕法刻蝕技術[5]、激光熔融技術[6]、電化學腐蝕技術[4]和深反應離子刻蝕技術(DRIE)[7]等。其中，電化學腐蝕技術和深反應離子刻蝕技術是硅基微結構制造最主要的制造技術。濕法刻蝕技術擁有成本低和刻蝕選擇比高的優(yōu)勢，但是濕法刻蝕技術受硅晶向影響而無法制造微小硅基結構。電化學腐蝕技術的刻蝕速率高，但對硅基有摻雜要求較高，不適用于硅基表面有結構的器件制造。干法刻蝕技術，可以克服濕法刻蝕技術和電化學腐蝕技術的局限性，對硅基的刻蝕擁有各向異性，能獲得具有高深寬比和垂直側壁形貌的微小三維結構。

深反應離子干法刻蝕硅技術主要是基于 Bosch刻蝕工藝[8]，其刻蝕工藝原理如圖1所示。Bosch刻蝕工藝為SF6(六氟化硫)刻蝕和C4F8(八氟環(huán)丁烷)鈍化的交替循環(huán)過程?？涛g階段是由SF6氣體輝光放電離子化分解后，其產(chǎn)物與硅原子發(fā)生化學反應形成氣態(tài)SiF4分子，實現(xiàn)硅刻蝕；鈍化階段是由C4F8氣體輝光放電離子化后，在硅刻蝕表面形成的鈍化薄膜以防止SF6對硅側壁的刻蝕，SF6刻蝕和C4F8鈍化的交替循環(huán)最終形成側壁垂直形貌的微結構。深反應離子刻蝕技術結合反應離子刻蝕(RIE)與電感耦合等離子體(ICP)技術，采用上下電極射頻源產(chǎn)生引導高等離子密度工作氣體，從而獲得高刻蝕速率、高選擇比和高深寬比結構[9-10]。

圖1 Bosch刻蝕工藝原理圖

在深反應離子刻蝕(DRIE)過程中，需要解決一些常見的工藝問題，包括特征尺寸對刻蝕速率影響、溝槽深度對刻蝕速率的影響、掩膜下的橫向刻蝕效應、微掩膜(硅‘草’或黑硅)現(xiàn)象和刻蝕面積對刻蝕速率的影響(負載效應)等[7]。對一定深寬比結構的溝槽刻蝕，溝槽深度和微掩膜是刻蝕速率與側壁形貌的主要影響因素。W.J.Park 等改變等離子體射頻功率，在600 W上電極射頻源功率和50 W下電極射頻源功率條件下，刻蝕出側壁垂直的硅溝槽[11]。本文研究了DRIE刻蝕鈍化時間比(TSF6∶TC4F8)和負載效應對硅刻蝕形貌的影響，采用高射頻功率和不同刻蝕鈍化時間比的兩步刻蝕工藝，貫穿刻蝕了寬度為150 μm，深度為300 μm的直壁溝槽，具有高刻蝕速率和無硅‘草’的優(yōu)點。

SiO2薄膜有優(yōu)良的絕緣性能和機械性能，經(jīng)常作為微結構制造過程中的犧牲層、掩膜層和結構絕緣層，本文中使用SiO2作為結構絕緣層。許多研究者對利用氟碳化合物和氟氫碳化合物的等離子體來刻蝕SiO2工藝進行了相關的研究[12-13]，但是針對在DRIE刻蝕過程中，如何減小氟碳化合物對SiO2結構絕緣層的過刻蝕狀態(tài)研究文獻較少。本文研究了C4F8鈍化氣體對SiO2薄膜過刻蝕的現(xiàn)象，采用降低C4F8下電極射頻功率方法，有效減小了C4F8對SiO2結構絕緣層過刻蝕。

1 實驗

首先選取硅片，直徑50.8 mm，厚度300 μm，n型<100>晶向，電阻率3～8 Ω/cm2，雙面拋光。采用標準RAC工藝清洗硅片，在150 ℃熱板上烘烤30 min，去除硅片表面水分。純氧氣干氧氧化硅片得到厚度為500 nm的雙面氧化層，垂直方向觀察SiO2氧化層顏色為紅色。硅片表面上旋涂BN308光刻膠，轉速為2 600 r/min，時間為30 s，硅片放置在85 ℃的熱板上烘烤30 min。經(jīng)過UV曝光和顯影，得到圖形寬度為100 ～250 μm、長度1 000 μm和厚度為5 μm的掩膜圖形。

使用DRIE儀器干法刻蝕硅片 (ALCATEL AMS100SE,French)，如圖2所示。該儀器的電感耦合RF射頻功率可達2 800 W，頻率為13.56 MHz，可產(chǎn)生高密度的等離子體。襯底可由冷卻裝置系統(tǒng)保持-10 ℃低溫。先采用C4F8氣體刻蝕氧化層，再用Bosch工藝刻蝕硅溝槽。刻蝕時間為50 min，硅片的刻蝕面積15%左右。C4F8上電極射頻功率為2 800 W，下電極射頻功率的變化范圍為0～40 W，鈍化時間固定為2 s；SF6上電極射頻功率為2 800 W，下電極射頻功率為40 W，刻蝕時間分別為7 s、9 s、11 s、13 s。SF6流量為700 sccm，C4F8流量為220 sccm。使用光學顯微鏡來觀測硅微結構的刻蝕形貌。

圖2 干法刻蝕儀器簡圖

2 結果與討論

本文對硅側壁刻蝕形貌進行以下定義，如圖3所示。當β<90°，硅側壁刻蝕為正形貌;當β>90°，硅側壁刻蝕為負形貌。

圖3 硅側壁刻蝕形貌定義

2.1 不同刻蝕鈍化時間比對硅側壁刻蝕形貌的影響

采用刻蝕鈍化時間比分別為7 s/2 s、9 s/2 s、11 s/2 s，C4F8下電極射頻功率為40 W，其他刻蝕參數(shù)不變。刻蝕形貌的截面圖如圖4所示。如圖4(a)所示，當刻蝕鈍化時間比為7 s/2 s時，硅側壁為正形貌，角度為79°。由于SF6刻蝕時間相對不足，C4F8鈍化程度過量。如圖4(b)所示，當刻蝕鈍化時間比為9 s/2 s時，刻蝕深度為200 μm時，刻蝕側壁垂直角度為90°；當刻蝕深度大于200 μm時，側壁刻蝕角度為60°，并出現(xiàn)硅‘草’。這是由于隨著刻蝕深度的增加，SF6刻蝕氣體到達溝槽底部的濃度減小，SF6刻蝕程度減弱，產(chǎn)生硅‘草’。如圖4(c)所示，當刻蝕鈍化時間比為11 s/2 s時，側壁刻蝕為彎曲形貌，并有底部殘硅。側壁鈍化不足，SF6對側壁刻蝕過量，而對溝槽底部硅的刻蝕量減小。

2.2 垂直側壁形貌的兩步刻蝕工藝

如上所述，刻蝕鈍化時間比為9 s/2 s，刻蝕深度小于200 μm，側壁垂直度較好。然而，刻蝕深度大于200 μm，刻蝕側壁負形貌并發(fā)生“黑硅”現(xiàn)象。

為了獲得刻蝕深度為300 μm的垂直側壁，本文采用兩步刻蝕工藝方法，硅片溝槽截面刻蝕形貌如圖5所示：第一步，采用刻蝕鈍化時間比為9 s/2 s，總工藝時間為30 min，刻蝕深度約180 μm。第二步，當刻蝕深度大于180 μm時，采用刻蝕鈍化時間比分別為11 s/2 s，總工藝時間為20 min，C4F8下電極射頻功率均為40 W，其他刻蝕條件不變。如圖5(a)所示，當?shù)诙降目涛g鈍化時間比為11 s/2 s時，其刻蝕側壁角度仍保持為90°。如圖5(b)所示，當?shù)诙降目涛g鈍化時間比為13 s/2 s時，刻蝕側壁又出現(xiàn)彎曲形貌。這是由于SF6刻蝕時間過長，對側壁聚合物鈍化層過刻蝕。因此，本文采用的兩步刻蝕工藝參數(shù)為：第一步，刻蝕鈍化時間比為9 s/2 s，總工藝時間為30 min；第二步，刻蝕鈍化時間比為11 s/2 s，總工藝時間為20 min；SF6與C4F8下電極射頻功率均為40 W，其他刻蝕條件不變。

圖5 兩步刻蝕工藝的硅側壁刻蝕形貌

2.3 C4F8下電極射頻功率對SiO2薄膜刻蝕的影響

本文工作中，硅基底部具有作為結構絕緣層的二氧化硅層，需要保留。深反應離子刻蝕過程中，開始階段C4F8等離子體氣體可在硅基表面生成聚合物鈍化層，保護硅側壁。當刻蝕到硅基底部時，C4F8等離子體氣體與二氧化硅反應，產(chǎn)生刻蝕作用。為研究如何減少C4F8等離子體氣體對溝槽底部SiO2薄膜的刻蝕，本文在以上優(yōu)化的兩步刻蝕工藝基礎上，增加了第三步刻蝕工藝，設定C4F8下電極射頻功率分別為0 W、20 W和40 W，總工藝時間為5 min，其他刻蝕條件不變，如表1所示。

表1 三步刻蝕工藝條件

圖6是采用表1所示的三步工藝刻蝕硅后溝槽底部SiO2薄膜的光學顯微照片。不同的顏色表示二氧化硅薄膜厚度不同。SiO2薄膜未刻蝕的原始厚度的顏色為紅色，在C4F8下電極射頻功率為40 W和20 W時，SiO2薄膜為藍色,如圖6(a)和圖6(b)所示，表明在C4F8等離子體氣體對SiO2的過刻蝕現(xiàn)象。在C4F8下電極射頻功率為0 W時，SiO2薄膜呈現(xiàn)均為紅色,如圖6(c)所示，說明C4F8等離子體氣體對SiO2刻蝕量非常少。因此，本文在第三步刻蝕工藝中選用C4F8下電極射頻功率為0 W，刻蝕出側壁垂直的硅基溝槽，如圖7所示。

圖6 不同C4F8下電極射頻功率對SiO2薄膜的刻蝕狀態(tài)

圖7 三步刻蝕工藝的硅基溝槽的側壁形貌圖

3 結論

本文研究了貫穿刻蝕硅基直壁溝槽及溝槽底部SiO2薄膜過刻蝕的深反應離子刻蝕工藝過程。首先研究了刻蝕鈍化時間比(TSF6∶TC4F8)對硅刻蝕形貌的影響，實驗表明，刻蝕鈍化時間比為9 s/2 s，刻蝕深度小于200 μm時，溝槽側壁垂直。當刻蝕深度超過200 μm時，溝槽側壁垂直度變差。因此本文采用兩步刻蝕工藝，即刻蝕鈍化時間比分別為9 s/2 s和11 s/2 s，刻蝕出貫穿硅基的直壁溝槽(硅片厚度為300 μm)，經(jīng)觀察發(fā)現(xiàn)溝槽底部SiO2薄膜被C4F8過刻蝕。采用降低C4F8下電極射頻功率，減小了C4F8對SiO2薄膜過刻蝕的影響。最終，本文采用刻蝕鈍化時間比分別為9 s/2 s、11 s/2 s(C4F8下電極射頻功率為40 W)和11 s/2 s(C4F8下電極射頻功率為0 W)的三步刻蝕工藝，獲得了寬度為150 μm、深度為300 μm的貫穿直壁硅溝槽，并且溝槽底部SiO2薄膜過刻量很少。

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Dry Etching Technique Study During Etching of High-aspect-ratio Silicon Structure and SiO2Film

YAN Gai-ge, HAN Jing-ning, YIN Zhi-fu, ZOU He-lin

(School of Mechanical Engineering, Dalian University of Technology，Key Laboratory for Micro/Nano Technology and System of Liaoning Province, Dalian 116023,China)

In this paper, the silicon etching process during etching of vertical wall groove by deep reactive ion etching (DRIE) technique was studied.Firstly, the influence of the ratio of the etching and passivation time (TSF6:TC4F8) on the profile of the etched silicon hole was investigated.By optimizing the process parameters, three etching steps with the ratio of the etching/passivation time of 9 s/2 s, 11 s/2 s(C4F8power was set at 40 W) and 11 s/2 s(C4F8power was set at 0 W)were used.With the optimized three etching steps, the groove with width of 150 μm and depth of 300 μm can be fabricated with vertical side wall.Secondly, the effect of the passive gas (C4F8) power on the degree of SiO2over etching was studied.By decreasing the C4F8power, the degree of SiO2over etching can be mitigated.

DRIE；etching/ passivation time；RF power；black silicon；SiO2film

2015-03-04 收修改稿日期：2015-06-11

TN405

A

1002-1841(2015)11-0001-03

顏改革(1988—)，碩士研究生，主要研究領域為半導體制造技術及微納米器件制造。E-mail：yangaige@mail.dlut.edu.cn 鄒赫麟(1954—)，教授，博士，主要研究領域為半導體制造技術及微納米器件制造，微納米溝道壓印和電噴霧技術。 E-mail：zouhl@dlut.edu.cn