HIRFL-CSR外靶實(shí)驗(yàn)讀出電子學(xué)預(yù)研系統(tǒng)

康龍飛，趙 雷，＊，李 敏，周家穩(wěn)，劉樹彬，安 琪

（1.中國(guó)科學(xué)技術(shù)大學(xué)核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室，安徽合肥 230026；2.中國(guó)科學(xué)技術(shù)大學(xué)近代物理系，安徽合肥 230026）

HIRFL-CSR外靶實(shí)驗(yàn)讀出電子學(xué)預(yù)研系統(tǒng)

康龍飛1，2，趙 雷1，2，＊，李 敏1，2，周家穩(wěn)1，2，劉樹彬1，2，安 琪1，2

（1.中國(guó)科學(xué)技術(shù)大學(xué)核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室，安徽合肥 230026；2.中國(guó)科學(xué)技術(shù)大學(xué)近代物理系，安徽合肥 230026）

本文介紹了蘭州重離子加速器冷卻儲(chǔ)存環(huán)（HIRFL-CSR）外靶實(shí)驗(yàn)讀出電子學(xué)預(yù)研系統(tǒng)的設(shè)計(jì)。該系統(tǒng)可實(shí)現(xiàn)TOF墻探測(cè)器、中子墻探測(cè)器、多絲漂移室（MWDC）等的讀出?；谇把囟〞r(shí)及使用TOT技術(shù)分別進(jìn)行時(shí)間和電荷測(cè)量，從而對(duì)前沿定時(shí)帶來(lái)的時(shí)間-幅度游走效應(yīng)進(jìn)行修正。該系統(tǒng)基于工業(yè)智能儀器總線PXI進(jìn)行設(shè)計(jì)，提高了數(shù)據(jù)傳輸帶寬，并保證了系統(tǒng)的可擴(kuò)展性。目前已完成基本單元模塊的實(shí)驗(yàn)室電子學(xué)測(cè)試，以及與探測(cè)器的初步聯(lián)合測(cè)試，驗(yàn)證了各項(xiàng)功能指標(biāo)。

蘭州重離子加速器；外靶實(shí)驗(yàn)；時(shí)間測(cè)量；電荷測(cè)量；TOT；PXI

蘭州重離子加速器冷卻儲(chǔ)存環(huán)（HIRFLCSR）［1－2］外靶實(shí)驗(yàn)用于研究核物理性質(zhì)、放射性物理、超核等，探測(cè)器系統(tǒng)主要包括起始時(shí)間探測(cè)器、靶區(qū)γ探測(cè)器、大接收度二極磁鐵中的多絲正比室（MWPC）、多絲漂移室（MWDC）、飛行時(shí)間（TOF）墻探測(cè)器和中子墻探測(cè)器。打靶后的反應(yīng)產(chǎn)物經(jīng)大接收度二極磁鐵后，中性粒子不改變方向，帶電粒子則偏向兩邊。通過(guò)測(cè)量粒子在各探測(cè)器中產(chǎn)生對(duì)應(yīng)的電子學(xué)信號(hào)，可得到粒子的飛行時(shí)間、電荷等信息。

CSR外靶實(shí)驗(yàn)讀出電子學(xué)預(yù)研系統(tǒng)旨在以較小通道規(guī)模實(shí)現(xiàn)完整系統(tǒng)的主要功能，為電子學(xué)系統(tǒng)進(jìn)一步的完善和擴(kuò)展做好準(zhǔn)備。針對(duì)實(shí)驗(yàn)裝置中的探測(cè)器類型，此預(yù)研系統(tǒng)包括1個(gè)時(shí)鐘扇出模塊、1個(gè)MWDC測(cè)量模塊、1個(gè)TOF墻測(cè)量模塊、兩個(gè)中子墻測(cè)量模塊和1個(gè)觸發(fā)模塊。高精度的時(shí)間和電荷測(cè)量是各測(cè)量模塊要完成的主要功能，對(duì)于TOF墻和中子墻測(cè)量模塊，要求在50～1 500mV的信號(hào)幅度內(nèi)時(shí)間測(cè)量精度達(dá)25ps，電荷測(cè)量精度好于10%，而對(duì)于MWDC測(cè)量模塊，要求精度達(dá)到百ps量級(jí)，同時(shí)實(shí)現(xiàn)高集成度設(shè)計(jì)。本文欲對(duì)HIRFL-CSR外靶實(shí)驗(yàn)讀出電子學(xué)預(yù)研系統(tǒng)的設(shè)計(jì)進(jìn)行介紹。

1 系統(tǒng)結(jié)構(gòu)

圖1 讀出電子學(xué)預(yù)研系統(tǒng)基本結(jié)構(gòu)示意圖Fig.1 Block diagram of prototype readout electronics system

圖1為讀出電子學(xué)預(yù)研系統(tǒng)基本結(jié)構(gòu)示意圖，整個(gè)系統(tǒng)是基于PXI 6U［3］標(biāo)準(zhǔn)實(shí)現(xiàn)的。時(shí)鐘扇出模塊通過(guò)差分電纜向各模塊提供高精度40MHz同步時(shí)鐘；各測(cè)量模塊對(duì)相應(yīng)探測(cè)器輸出信號(hào)進(jìn)行測(cè)量，數(shù)據(jù)暫存于本模塊緩存中；TOF墻測(cè)量模塊和中子墻測(cè)量模塊還要對(duì)輸入信號(hào)進(jìn)行判斷產(chǎn)生子觸發(fā)信號(hào)，并上行傳輸至觸發(fā)模塊；觸發(fā)模塊根據(jù)多路子觸發(fā)信號(hào)進(jìn)行邏輯處理產(chǎn)生總觸發(fā)信號(hào)，并通過(guò)PXI背板上的星形觸發(fā)總線扇出至各測(cè)量模塊進(jìn)行有效數(shù)據(jù)的讀出。TOF墻和中子墻探測(cè)器由位于PXI機(jī)箱中的電子學(xué)模塊進(jìn)行讀出，而MWDC的讀出電子學(xué)則由緊鄰探測(cè)器的SFE16前端模塊和后端數(shù)字化模塊（即圖1中的MWDC測(cè)量模塊）組成。

讀出電子學(xué)預(yù)研系統(tǒng)設(shè)計(jì)難點(diǎn)包括：1）高精度時(shí)間與電荷測(cè)量電路；2）高集成度讀出方法；3）基于多級(jí)判選的觸發(fā)機(jī)制；4）基于PXI總線的高速數(shù)據(jù)傳輸；5）FPGA邏輯的在線更新。

1.1 高精度時(shí)間與電荷測(cè)量電路

TOF墻探測(cè)器和中子墻探測(cè)器均基于塑料閃爍體和光電倍增管（PMT）進(jìn)行讀出，兩種探測(cè)器主要用于測(cè)量打靶反應(yīng)中各種粒子的飛行時(shí)間。經(jīng)過(guò)打靶后的束流粒子和打靶產(chǎn)生的各種次級(jí)粒子入射塑料閃爍體生成光子，通過(guò)位于塑料閃爍體兩端的PMT進(jìn)行光電轉(zhuǎn)換并倍增，然后經(jīng)同軸電纜傳輸至讀出電子學(xué)。兩種探測(cè)器輸出信號(hào)的形狀特征、測(cè)量指標(biāo)基本一致，僅信號(hào)動(dòng)態(tài)范圍略有差別。因此，兩種探測(cè)器的讀出電子學(xué)基于同一種方案進(jìn)行設(shè)計(jì)。

為進(jìn)行高精度時(shí)間測(cè)量，本文采用前沿定時(shí)方法，同時(shí)對(duì)信號(hào)進(jìn)行電荷測(cè)量，以對(duì)前沿定時(shí)帶來(lái)的時(shí)間-幅度游走效應(yīng)進(jìn)行修正。為簡(jiǎn)化系統(tǒng)結(jié)構(gòu)，本設(shè)計(jì)采用基于TOT技術(shù)［4－5］的高集成度專用ASIC芯片進(jìn)行電荷測(cè)量。

圖2為高精度時(shí)間與電荷測(cè)量電路。輸入信號(hào)放大后轉(zhuǎn)換為差分模擬信號(hào)，然后基于差分模式進(jìn)行處理以提高抗干擾能力，減少模擬電路偶次諧波所致的非線性失真，從而得到較高的測(cè)量精度。

差分信號(hào)分為兩路，一路送入甄別器進(jìn)行前沿定時(shí)，輸出的LVDS信號(hào)送入HPTDC［6］進(jìn)行時(shí)間數(shù)字變換，使用HPTDC的甚高精度模式，單芯片可提供8個(gè)精度達(dá)25ps的測(cè)量通道。另一路通過(guò)電壓-電流變換后送入SFE16［7］芯片中，經(jīng)過(guò)其內(nèi)部的電荷靈敏放大、極零相消、濾波成形電路后進(jìn)行飽和放大，然后使用甄別器得到輸出脈寬與輸入電荷量相關(guān)聯(lián)的LVDS輸出信號(hào)，再輸入至HPTDC（高精度模式，100ps精度，每片集成32個(gè)通道），完成電荷測(cè)量。

基于上述技術(shù)完成時(shí)間和電荷測(cè)量模塊（TCMM），每個(gè)模塊集成16個(gè)通道。

1.2 高集成度讀出方法

在外靶實(shí)驗(yàn)中，多絲漂移室的輸出信號(hào)超過(guò)3 000通道，因此，需考慮進(jìn)行高集成度電子學(xué)的設(shè)計(jì)。多絲漂移室電子學(xué)共分為兩部分，分別為安插在探測(cè)器側(cè)邊的SFE16前端模塊和位于PXI機(jī)箱中的MWDC測(cè)量模塊（HDTDM）。圖3為多絲漂移室讀出電子學(xué)框圖，前端模塊（由中國(guó)科學(xué)院近代物理研究所設(shè)計(jì)）基于SFE16芯片將輸出信號(hào)電荷轉(zhuǎn)換為L(zhǎng)VDS信號(hào)，其前沿含有時(shí)間信息，脈寬含有電荷信息，然后通過(guò)5m電纜傳輸送入HDTDM進(jìn)行數(shù)字化?；贚VDS差分信號(hào)進(jìn)行長(zhǎng)距離傳輸，可減少傳輸中的信號(hào)失真和衰減。

圖2 高精度時(shí)間與電荷測(cè)量電路Fig.2 Circuit of high precision time and charge measurement

在HDTDM中，為提升電子學(xué)集成度，并考慮到百ps的測(cè)量精度需求，在單個(gè)模塊上使用4片工作在高精度模式下的HPTDC進(jìn)行時(shí)間數(shù)字變換，共可提供128個(gè)100ps的測(cè)量通道。為實(shí)現(xiàn)高密度信號(hào)連接，輸入接口選用超高密度連接器（VHDCI 743370051，Molex公司）。為了提供模塊的數(shù)據(jù)緩存能力，在FPGA外部設(shè)計(jì)1片SDRAM，以確保數(shù)據(jù)的完整性。

1.3 基于多級(jí)判選的觸發(fā)機(jī)制

為實(shí)現(xiàn)有效事例的篩選，剔除噪聲等干擾，需進(jìn)行觸發(fā)判選電子學(xué)的設(shè)計(jì)以構(gòu)成完整系統(tǒng)。在預(yù)研系統(tǒng)中，觸發(fā)系統(tǒng)采用多級(jí)判選的結(jié)構(gòu)，由觸發(fā)模塊和分布在各測(cè)量模塊中的初級(jí)判選單元構(gòu)成。上述3種探測(cè)器中，中子墻探測(cè)器和TOF墻探測(cè)器參與觸發(fā)信號(hào)產(chǎn)生，而MWDC不參與。觸發(fā)系統(tǒng)的結(jié)構(gòu)如圖4所示。

圖3 多絲漂移室讀出電子學(xué)框圖Fig.3 Block diagram of MWDC readout electronics

觸發(fā)判選共分3個(gè)步驟進(jìn)行。前兩個(gè)步驟對(duì)應(yīng)初級(jí)判選，由各測(cè)量模塊FPGA中的判選單元完成。探測(cè)器輸出信號(hào)經(jīng)甄別后得到通道擊中信號(hào)，并輸入FPGA中進(jìn)行處理。第1步將來(lái)自同一根塑料閃爍體兩端PMT的信號(hào)用時(shí)間平均器［8］處理；第2步使用狀態(tài)機(jī)來(lái)統(tǒng)計(jì)在一段時(shí)間內(nèi)測(cè)量模塊中的擊中通道數(shù)，當(dāng)達(dá)到預(yù)設(shè)閾值時(shí)將產(chǎn)生子觸發(fā)信號(hào)；各測(cè)量模塊產(chǎn)生的子觸發(fā)信號(hào)進(jìn)一步傳輸至觸發(fā)模塊，進(jìn)行第3步的全局觸發(fā)判選?？紤]到實(shí)驗(yàn)中對(duì)于多種可能觸發(fā)判選算法的需求，此觸發(fā)電子學(xué)基于可重構(gòu)觸發(fā)判選結(jié)構(gòu)進(jìn)行設(shè)計(jì)，整個(gè)觸發(fā)算法基于可編程器件的邏輯設(shè)計(jì)完成，并在算法設(shè)計(jì)中使用系列的可重配置寄存器單元保證觸發(fā)判選算法的靈活性。此外，通過(guò)FPGA邏輯在線更新技術(shù)，也可實(shí)現(xiàn)未來(lái)實(shí)驗(yàn)中對(duì)觸發(fā)判選邏輯結(jié)構(gòu)上的更改。

圖4 觸發(fā)系統(tǒng)結(jié)構(gòu)Fig.4 Architecture of trigger system

經(jīng)過(guò)全局判選的信號(hào)從PXI機(jī)箱的背板星形觸發(fā)線扇出至各測(cè)量模塊，以進(jìn)行數(shù)據(jù)讀出。星形觸發(fā)總線是PXI協(xié)議擴(kuò)展的點(diǎn)對(duì)點(diǎn)總線，觸發(fā)信號(hào)通過(guò)此總線扇出，可減少在傳輸過(guò)程中各信號(hào)間的延時(shí)差異。

1.4 基于PXI總線的高速數(shù)據(jù)傳輸

在外靶實(shí)驗(yàn)中，由于數(shù)據(jù)通道較多，數(shù)據(jù)率較高，且各探測(cè)器各通道的數(shù)據(jù)率亦不一致，這就要求數(shù)據(jù)獲取系統(tǒng)要有較高的數(shù)據(jù)傳輸率。PXI總線繼承了PCI的電氣信號(hào)，具有極高的數(shù)據(jù)傳輸能力，在33MHz時(shí)鐘、32bit位寬的情況下理論傳輸速率可達(dá)132MB／s。同時(shí)，PXI采用和Compact PCI同樣的機(jī)械外型結(jié)構(gòu)，具備高密度、堅(jiān)固外殼及高性能連接器的特性。

在預(yù)研系統(tǒng)中，采用可編程邏輯器件CPLD實(shí)現(xiàn)PXI接口設(shè)計(jì)，在完成基本接口通訊的同時(shí)，還可實(shí)現(xiàn)遠(yuǎn)程更新模塊FPGA邏輯的功能，增加了系統(tǒng)的靈活性。在接口設(shè)計(jì)中，使用了Altera公司提供的PCI＿M(jìn)T32［9］作為接口函數(shù)（圖5）。User Design是根據(jù)需求進(jìn)行設(shè)計(jì)的用戶接口邏輯。其中，Target Control Logic控制從模式下的讀寫操作，Master Control Logic與DMA Engine共同完成主模式下的突發(fā)寫傳輸操作。為提高數(shù)據(jù)傳輸率，數(shù)據(jù)傳輸基于主模式下的突發(fā)傳輸方式。

圖5 PXI接口框圖Fig.5 Block diagram of PXI interface

圖6為數(shù)據(jù)讀出的流程。當(dāng)系統(tǒng)初始化時(shí)，上位機(jī)通過(guò)數(shù)據(jù)獲取軟件對(duì)測(cè)量模塊（以下稱設(shè)備）進(jìn)行寄存器配置，包括各種DMA寄存器、突發(fā)長(zhǎng)度寄存器等，并申請(qǐng)中斷內(nèi)存空間、注冊(cè)中斷函數(shù)。當(dāng)某設(shè)備緩存數(shù)據(jù)量達(dá)到一定程度時(shí)，接口Local端（即圖5中的User Design）向PCI＿M(jìn)T32發(fā)出申請(qǐng)，然后PCI＿M(jìn)T32向總線仲裁器發(fā)出總線占有申請(qǐng)；總線仲裁器根據(jù)總線當(dāng)前狀態(tài)進(jìn)行仲裁，如果空閑，向設(shè)備發(fā)出應(yīng)答信號(hào)。設(shè)備得到應(yīng)答后，Local端向PCI＿M(jìn)T32提供1個(gè)時(shí)鐘周期地址，接著提供數(shù)據(jù)，即數(shù)據(jù)傳輸開始；在提供數(shù)據(jù)的同時(shí)對(duì)傳輸數(shù)據(jù)個(gè)數(shù)進(jìn)行統(tǒng)計(jì)，當(dāng)達(dá)到預(yù)定個(gè)數(shù)即突發(fā)長(zhǎng)度后，設(shè)備發(fā)出中斷信號(hào)。中斷控制器收到中斷后，通知CPU；CPU對(duì)此中斷作出響應(yīng)并處理，包括清中斷、拷貝數(shù)據(jù)并保存等操作。

圖6 數(shù)據(jù)讀出流程Fig.6 Flow diagram of data readout

不同突發(fā)長(zhǎng)度對(duì)應(yīng)不同數(shù)據(jù)傳輸率，在一定范圍內(nèi)隨突發(fā)長(zhǎng)度的增大，數(shù)據(jù)傳輸率增大。實(shí)際測(cè)試表明：在控制器不進(jìn)行硬盤寫入操作的情況下，突發(fā)長(zhǎng)度為40kB時(shí)傳輸帶寬值可達(dá)110MB／s；進(jìn)行硬盤寫操作情況下，突發(fā)長(zhǎng)度為4kB時(shí)，數(shù)據(jù)傳輸帶寬超過(guò)40MB／s［10］?？梢姡脖P的寫入速度限制了數(shù)據(jù)帶寬，單獨(dú)對(duì)硬盤進(jìn)行寫入操作時(shí)速度約為60MB／s。若將硬盤換成固態(tài)硬盤，數(shù)據(jù)傳輸帶寬能得到提升。此外，CPU響應(yīng)中斷在一定程度上也降低了數(shù)據(jù)傳輸速率。

1.5 FPGA邏輯的在線更新

如前所述，外靶實(shí)驗(yàn)的規(guī)模較大，F(xiàn)PGA邏輯的在線更新功能為各模塊邏輯的升級(jí)提供了便利，同時(shí)提高了觸發(fā)判選的可重構(gòu)性。圖7為FPGA的配置，此系統(tǒng)模塊中的FPGA設(shè)計(jì)了兩種配置方式，即JTAG模式和PS模式，調(diào)試時(shí)使用JTAG模式，正常情況下使用PS模式。

圖7 FPGA的配置Fig.7 Configuration of FPGA

通過(guò)PXI接口，將FPGA配置數(shù)據(jù)寫到Sflash中。每次上電時(shí)，CPLD從Sflash中讀取配置數(shù)據(jù)，并通過(guò)一定的時(shí)序?qū)?shù)據(jù)送至FPGA完成FPGA的PS配置。當(dāng)FPGA需更新邏輯時(shí)，擦除Sflash原有數(shù)據(jù)并將新的配置數(shù)據(jù)寫入，再次配置FPGA。

2 系統(tǒng)測(cè)試

系統(tǒng)測(cè)試包括實(shí)驗(yàn)室電子學(xué)性能測(cè)試及與探測(cè)器系統(tǒng)的初步聯(lián)合測(cè)試。

2.1 實(shí)驗(yàn)室電子學(xué)性能測(cè)試

實(shí)驗(yàn)室電子學(xué)性能測(cè)試由任意波形發(fā)生器（AFG3252）作為信號(hào)源模擬真實(shí)信號(hào)，輸入到各測(cè)量模塊進(jìn)行一系列測(cè)試。

1）時(shí)間性能測(cè)試

圖8示出了HDTDM和TCMM時(shí)間精度測(cè)試結(jié)果。對(duì)于HDTDM，將128通道分為64對(duì)，對(duì)每對(duì)進(jìn)行時(shí)間差測(cè)試，時(shí)間測(cè)量精度均好于40ps；對(duì)于TCMM，在輸入信號(hào)幅度50～1 500mV范圍內(nèi)，時(shí)間測(cè)量精度均好于25ps。

2）電荷性能測(cè)試

在不同輸入信號(hào)幅度下，測(cè)量SFE16輸出信號(hào)的脈寬及其抖動(dòng)RMS值。根據(jù)脈寬與幅度的關(guān)系，可擬合出脈寬與幅度的斜率曲線。抖動(dòng)RMS與擬合脈寬的比值，即為電荷測(cè)量精度。

圖9示出了HDTDM和TCMM電荷性能測(cè)試結(jié)果，測(cè)得的電荷測(cè)量精度好于5%，滿足10%的設(shè)計(jì)需求?？煽闯?，隨輸入信號(hào)幅度的增大，電荷測(cè)量精度先變差后變好。這是因?yàn)殡姾蓽y(cè)量是由基于TOT技術(shù)的SFE16芯片完成的，在進(jìn)行甄別得到輸出脈寬前，有一級(jí)放大處理，當(dāng)輸入幅度達(dá)到一定值時(shí)，放大器將飽和，在飽和前的較小幅度輸入下，脈寬與幅度擬合出的斜率基本一致，而在此飽和臨界區(qū)域，斜率將會(huì)急劇減小，之后隨著輸入幅度的增加，斜率將會(huì)基本保持一致。

2.2 與探測(cè)器聯(lián)合測(cè)試

圖8 HDTDM（a）和TCMM（b）時(shí)間測(cè)量精度測(cè)試結(jié)果Fig.8 Time resolution test results of HDTDM（a）and TCMM（b）

圖9 HDTDM（a）和TCMM（b）電荷測(cè)量精度測(cè)試結(jié)果Fig.9 Charge resolution test results of HDTDM（a）and TCMM（b）

電子學(xué)性能得到驗(yàn)證后，將讀出電子學(xué)各模塊與探測(cè)器系統(tǒng)進(jìn)行了聯(lián)合測(cè)試。

1）MWDC測(cè)量模塊與多絲漂移室聯(lián)合測(cè)試

使用55Fe作為多絲漂移室的放射源。55Fe衰變過(guò)程中產(chǎn)生的γ光子，在入射至多絲漂移室中通過(guò)與Ar原子反應(yīng)會(huì)得到兩種能量分布峰，55Fe X射線源5.9keV的全能峰和Ar的3keV逃逸峰。測(cè)試得到的結(jié)果如圖10、11所示，全能峰和逃逸峰對(duì)應(yīng)的脈寬分別為270ns、195ns，相應(yīng)的輸入電荷量為390fC、200fC，符合兩峰之間能量的比例關(guān)系。

2）TCMM與探測(cè)器聯(lián)合測(cè)試

將60Co作為放射源，使用塑閃小晶體和TOF墻塑閃單元條探測(cè)60Co在衰變過(guò)程中產(chǎn)生的1對(duì)級(jí)聯(lián)γ光子。60Co放射源被放置在塑閃小晶體和TOF墻塑閃單元條之間，當(dāng)60Co原子發(fā)生衰變時(shí)，連續(xù)產(chǎn)生兩個(gè)γ光子，光子的發(fā)射方向是隨機(jī)的，當(dāng)兩個(gè)光子一個(gè)向上穿過(guò)塑閃小晶體，另一個(gè)經(jīng)過(guò)TOF墻塑閃單元條時(shí)，被視為一次有效事例。

圖10 脈寬分布直方圖Fig.10 Histogram of pulse width distribution

圖11 輸出脈寬與輸入電荷對(duì)應(yīng)關(guān)系曲線Fig.11 Curve of output pulse width with input charge

將塑閃小晶體作為事例發(fā)生的起始時(shí)間探測(cè)器，用TOF墻塑閃單元條一端的信號(hào)時(shí)間減去塑閃小晶體的信號(hào)時(shí)間，獲得這端信號(hào)的到達(dá)時(shí)間（圖12）。TOF墻塑閃單元條及其兩端PMT的型號(hào)分別為BC408、R7525，兩端PMT到達(dá)時(shí)間差小于25ns。由于入射粒子在塑閃單元條的入射位置是隨機(jī)的，且光子從塑閃單元條的一端傳播到另一端的時(shí)間為25ns，所以到達(dá)時(shí)間差的分布在25ns之內(nèi)；測(cè)試時(shí)，由于未將塑閃小晶體精確定位在塑閃單元條的中間，造成了分布的不對(duì)稱。

圖12 TOF墻輸出信號(hào)到達(dá)時(shí)間分布Fig.12 Histogram of arrival time for output signal of TOF wall

3）宇宙線聯(lián)合測(cè)試

為進(jìn)一步驗(yàn)證系統(tǒng)，將TOF墻和中子墻探測(cè)器與預(yù)研系統(tǒng)進(jìn)行宇宙線聯(lián)合測(cè)試。搭建測(cè)試平臺(tái)（圖13），使用兩個(gè)塑閃小晶體進(jìn)行定位，當(dāng)宇宙線同時(shí)穿過(guò)這兩個(gè)塑閃小晶體時(shí)被視為1次有效事例。中子墻測(cè)量模塊和TOF墻測(cè)量模塊分別對(duì)兩種閃爍體輸出信號(hào)進(jìn)行測(cè)量。

圖13 宇宙線測(cè)試示意圖Fig.13 Block diagram of cosmic ray test

將塑閃小晶體1作為起始時(shí)間探測(cè)器，中子墻探測(cè)器一端PMT輸出信號(hào)到達(dá)時(shí)間分布如圖14所示，可看出，到達(dá)時(shí)間在5～15ns之間，大部分集中在7～10ns。

3 總結(jié)

本文針對(duì)HIRFL-CSR外靶實(shí)驗(yàn)主要探測(cè)器完成了讀出電子學(xué)預(yù)研系統(tǒng)的設(shè)計(jì)，該預(yù)研系統(tǒng)包括128通道100ps的高精度時(shí)間測(cè)量模塊、16通道25ps的高精度時(shí)間及電荷測(cè)量模塊、時(shí)鐘扇出模塊和觸發(fā)模塊。目前已完成實(shí)驗(yàn)室電子學(xué)性能測(cè)試，并與探測(cè)器進(jìn)行了初步聯(lián)合測(cè)試，驗(yàn)證了系統(tǒng)性能指標(biāo)，為電子學(xué)系統(tǒng)進(jìn)一步的完善和擴(kuò)展做好了準(zhǔn)備。

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Prototype Readout Electronics System of External Experiment in HIRFL-CSR

KANG Long-fei1，2，ZHAO Lei1，2，＊，LI Min1，2，ZHOU Jia-wen1，2，LIU Shu-bin1，2，AN Qi1，2
（1.State Key Laboratory of Particle Detection and Electronics，University of Science and Technology of China，Hefei 230026，China；2.Department of Modern Physics，University of Science and Technology of China，Hefei 230026，China）

A prototype of the readout electronics system was designed for the external experiment in HIRFL-CSR.This system is responsible for the readout of the TOF wall detector，the neutron wall detector and the MWDC.The time measurement was based on leading edge discrimination，while the TOT method was employed in charge measurement，and this made the time-walk to be corrected.The electronics was designed based on the PXI standard in order to guarantee that this system has a high data transfer rate and a good flexibility.The laboratory tests and preliminary commissioning tests with the detectors were conducted，which indicate the system functions are good.

HIRFL；external experiment；time measurement；charge measurement；TOT；PXI

TL594

：A

：1000-6931（2015）01-0154-08

10.7538／yzk.2015.49.01.0154

2013-10-10；

2014-02-28

國(guó)家自然科學(xué)基金資助項(xiàng)目（11079003）；中國(guó)科學(xué)院知識(shí)創(chuàng)新工程重要方向性項(xiàng)目資助（KJCX2-YW-N27）

康龍飛（1985—），男，四川內(nèi)江人，博士研究生，物理電子學(xué)專業(yè)

＊通信作者：趙 雷，E-mail：zlei＠ustc.edu.cn