時(shí)序基準(zhǔn)電路S344可測(cè)性設(shè)計(jì)

趙樹軍,王永強(qiáng),張 帥

(黑龍江工程學(xué)院 電氣與信息工程學(xué)院，黑龍江 哈爾濱 150050)

時(shí)序基準(zhǔn)電路S344可測(cè)性設(shè)計(jì)

趙樹軍,王永強(qiáng),張 帥

(黑龍江工程學(xué)院 電氣與信息工程學(xué)院，黑龍江 哈爾濱 150050)

以時(shí)序電路的可測(cè)性設(shè)計(jì)方法為主要研究?jī)?nèi)容，針對(duì)時(shí)序電路中由于時(shí)序元件的可觀測(cè)性和可控制性比較差，導(dǎo)致測(cè)試生成難度較大，并且存在影響測(cè)試故障覆蓋率的問題。以固定型故障模型的檢測(cè)為研究基礎(chǔ)，通過對(duì)時(shí)序電路進(jìn)行掃描測(cè)試技術(shù)的可測(cè)性設(shè)計(jì)，解決時(shí)序電路中內(nèi)部節(jié)點(diǎn)難以測(cè)試的問題。設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)是以盡可能少地插入可測(cè)性設(shè)計(jì)的硬件邏輯，提高被測(cè)時(shí)序電路的故障覆蓋率。

可測(cè)性設(shè)計(jì)；掃描測(cè)試技術(shù)；硬件描述語(yǔ)言；網(wǎng)表；測(cè)試故障覆蓋率

通常對(duì)集成電路的用戶而言，所應(yīng)用的芯片是經(jīng)過了若干復(fù)雜步驟而獲得的，那么對(duì)芯片的實(shí)現(xiàn)一般要經(jīng)歷4個(gè)階段，分別是集成電路設(shè)計(jì)階段、制造階段、晶圓片測(cè)試和已封裝芯片的測(cè)試[1]。工作人員用Verilog語(yǔ)言繪制HDL代碼到設(shè)計(jì)芯片中，也決定該芯片所能支持的所有技術(shù)特征，是整個(gè)設(shè)計(jì)過程的基礎(chǔ)工作，如果錯(cuò)誤過多將延長(zhǎng)驗(yàn)證階段的周期，從而增加研發(fā)成本[2]。通過晶圓片測(cè)試和封裝的芯片還不能算作真正意義上的產(chǎn)品，仍然要進(jìn)一步進(jìn)行故障測(cè)試，以確認(rèn)封裝好的芯片是否有故障，通過此階段故障檢測(cè)才能進(jìn)入市場(chǎng)，成為真正的半導(dǎo)體產(chǎn)品[3]。在產(chǎn)品的設(shè)計(jì)開發(fā)階段考慮集成電路的可測(cè)性問題，這就是所謂的可測(cè)性設(shè)計(jì)(Design For Test，DFT)問題[4]?？蓽y(cè)性設(shè)計(jì)技術(shù)的提出和應(yīng)用對(duì)于保證芯片產(chǎn)品質(zhì)量，降低測(cè)試成本的開銷，縮短產(chǎn)品上市時(shí)間，都具有十分重要的意義。

在集成電路實(shí)際設(shè)計(jì)和可測(cè)性設(shè)計(jì)開發(fā)時(shí)，還需對(duì)掃描技術(shù)的設(shè)計(jì)優(yōu)化問題進(jìn)行深入研究。優(yōu)化的DFT技術(shù)對(duì)于提高故障覆蓋率、降低芯片硬件開銷、減少生產(chǎn)和測(cè)試構(gòu)成的芯片成本而言是很關(guān)鍵的，因此，在掌握集成電路DFT設(shè)計(jì)技術(shù)的同時(shí)，還要結(jié)合優(yōu)化技術(shù)，將其更好地用于實(shí)際工程中。

本文采用時(shí)序基準(zhǔn)電路ISCAS′89中的S344為待測(cè)電路進(jìn)行時(shí)序電路的全掃描測(cè)試技術(shù)的可測(cè)性設(shè)計(jì)。原有時(shí)序電路的門級(jí)網(wǎng)表中只是功能設(shè)計(jì)，不含有DFT技術(shù)，對(duì)此修改門級(jí)網(wǎng)表，增加新的邏輯單元和連接關(guān)系，將原有時(shí)序電路中難以控制和觀測(cè)的時(shí)序元件構(gòu)成具有掃描測(cè)試的結(jié)構(gòu)，使得電路故障測(cè)試能力提高。并對(duì)所修改的具有掃描測(cè)試技術(shù)的門級(jí)網(wǎng)表進(jìn)行故障仿真，然后進(jìn)行自動(dòng)測(cè)試向量生成工作，并對(duì)時(shí)序電路S344的掃描可測(cè)性設(shè)計(jì)技術(shù)進(jìn)行分析。

1 掃描測(cè)試技術(shù)原理與方案實(shí)現(xiàn)

1.1 掃描測(cè)試技術(shù)原理

對(duì)于一些特定類型的器件，如時(shí)序電路，為了縮減測(cè)試開發(fā)和測(cè)試應(yīng)用時(shí)間以及測(cè)試成本，提高測(cè)試故障覆蓋率，所利用的途徑之一就是應(yīng)用掃描測(cè)試。將時(shí)序元器件通過一定硬件邏輯和連接方式構(gòu)成的測(cè)試電路來完成測(cè)試的方法叫掃描測(cè)試，是一種故障覆蓋率較高的結(jié)構(gòu)化設(shè)計(jì)方法，其原理是將時(shí)序電路抽象為組合電路和掃描鏈部分，并配合一定的時(shí)鐘周期來進(jìn)行測(cè)試。圖1所示的普通模式下的鐘控同步邏輯電路就是對(duì)面測(cè)試很好的描述[5]。

圖1 普通邏輯電路

圖1模式下，電路的主要組成部分組合邏輯段和一連串的存儲(chǔ)單元(M1,M2,…,Mn)是由系統(tǒng)時(shí)鐘控制的。組合邏輯得到的輸入包括器件的輸入(原始輸入)和從存儲(chǔ)單元反饋回來的第二級(jí)狀態(tài)變量，與當(dāng)前狀態(tài)共同作用控制了器件的輸出(原始輸出)。

經(jīng)過以上方法,存儲(chǔ)掃描設(shè)計(jì)和建立途單元的掃描路徑問題基本上得到解決。如圖2所示，每個(gè)存儲(chǔ)單元之前都增加一個(gè)通用掃描選擇信號(hào)控制下的多路選擇器。當(dāng)信號(hào)關(guān)閉時(shí)，多路選擇器連通組合邏輯的輸出端與存儲(chǔ)單元的輸入端，電路處于通常的工作模式下；當(dāng)選擇信號(hào)打開，存儲(chǔ)單元被重新配置為獨(dú)立的串入/串出移位寄存器。

圖2 加掃描后的邏輯電路

通常稱串行數(shù)據(jù)輸入端為掃描輸入(Scan Data In)，串行數(shù)據(jù)輸出端也被稱為掃描輸出(Scan Data Out)。通過在掃描輸入端口依次置入數(shù)據(jù)并以系統(tǒng)時(shí)鐘鎖存移位寄存器，在掃描模式下把所有的特殊數(shù)值放入到存儲(chǔ)單元中[6]。

1.2 時(shí)序電路S344的掃描測(cè)試設(shè)計(jì)方案的實(shí)現(xiàn)

因?yàn)閷?shí)驗(yàn)所用的是S344電路。現(xiàn)在將原始的元件數(shù)量加以統(tǒng)計(jì)，用以和通過可測(cè)性設(shè)計(jì)的S344進(jìn)行對(duì)比。原始的S344包括9個(gè)輸入、11個(gè)輸出、15個(gè)D-type flipflops、59個(gè)inverters、44個(gè)ANDs、18個(gè)NANDs、9個(gè)ORs、30個(gè)NORs，如圖3所示，通過對(duì)S344的端口添加二選一多路選擇器用以完成可測(cè)性設(shè)計(jì)[7]。

圖3 S344的可測(cè)性設(shè)計(jì)

以下是通過修改后的S344的元件數(shù)統(tǒng)計(jì)，在DFF端加入二選一多路選擇器的方法來完成可測(cè)性設(shè)計(jì)。PI為原始輸入端口(Primary Input)，PO為原始輸出端口(Primary Output)，為了實(shí)現(xiàn)掃描功能需要增加3個(gè)額外的I/O引腳，它們分別是：掃描輸入(Scan Input，SI)，掃描輸出(Scan Output，SO)和掃描控制端(Scan Enable，SE)，其中掃描輸入/輸出引腳可以和其他輸入/輸出引腳復(fù)用。掃描路徑中，在每個(gè)觸發(fā)器前都增加一個(gè)兩輸入的多路選擇器(二選一多路選擇器由一個(gè)非門、兩個(gè)與門和一個(gè)或門組成?？偣蔡砑恿?5個(gè)非門，30個(gè)與門，15個(gè)或門)，其輸入端分別為前一個(gè)觸發(fā)器的輸出和原始設(shè)計(jì)中所接收的信號(hào)。掃描路徑上所有觸發(fā)器的控制端都統(tǒng)一接在控制線SE上，確定觸發(fā)器是處在正常模式還是測(cè)試模式。正常工作模式時(shí)，SE置0，電路按原始設(shè)計(jì)連接。測(cè)試模式時(shí)，SE置1，電路中的觸發(fā)器形成移位寄存器結(jié)構(gòu)，即構(gòu)成掃描鏈(掃描路徑)。

S344作為ISCAS89中的一個(gè)時(shí)序電路是以網(wǎng)表的形式描述，本文的工作在原始網(wǎng)表的基礎(chǔ)上進(jìn)行時(shí)序電路的可測(cè)性設(shè)計(jì)，根據(jù)上述對(duì)掃描測(cè)試技術(shù)的分析，在進(jìn)行S344可測(cè)性設(shè)計(jì)的過程中，需要增加多路選擇器，則在S344原始網(wǎng)表中給出二選一多路選擇器的定義，如圖4所示。

圖4 掃描路徑

二選一多路選擇器的輸入有3個(gè)端口，分別為2個(gè)信號(hào)輸入端PI,SI，一個(gè)選擇信號(hào)SE，PI為原始輸入端，SI為掃描輸入，SE為掃描控制端，當(dāng)SE信號(hào)為“1”時(shí)，掃描鏈?zhǔn)窃跍y(cè)試模式下，信號(hào)SI通過多路選擇器，當(dāng)SE信號(hào)為“0”時(shí)，掃描鏈在非測(cè)試模式下，信號(hào)PI通過多路選擇器[8]。

2 實(shí)驗(yàn)結(jié)果與分析

2.1 對(duì)比電路功能測(cè)試

如圖4所示，因?yàn)樵摃r(shí)序電路的設(shè)計(jì)工作是通過在原電路的D觸發(fā)器前添加二選一多路選擇器的方式用以完成S344的可測(cè)性設(shè)計(jì)，在提高故障檢測(cè)能力的同時(shí)，也必須保證原電路S344的功能沒有變化，因此，需做以下驗(yàn)證。將帶有掃描結(jié)構(gòu)的S344的SE=0，在原始輸入端輸入隨機(jī)施加的向量，測(cè)試激勵(lì)的Verilog程序如下：

Initial

Begin:

C k=0;

S i=1;

S e=0;

START=1;

B O=1;

B 1=1;

如何緩解電壓暫降問題并采取有效的措施是一個(gè)難點(diǎn)。為了解決這些問題，下面以綿陽(yáng)區(qū)域電網(wǎng)某220 kV配電系統(tǒng)為例，建立了仿真模型。通過與現(xiàn)場(chǎng)實(shí)測(cè)數(shù)據(jù)進(jìn)行對(duì)比，分析了該區(qū)域電壓暫降的原因，提出了相應(yīng)的緩解措施，對(duì)改善后的效果進(jìn)行預(yù)估計(jì)，利用仿真結(jié)果在敏感設(shè)備曲線上繪圖，研究各類設(shè)備的敏感性以達(dá)到對(duì)該區(qū)域的電壓暫降評(píng)估分析的目的。

B 2=1;

B 3=1;

A O=1;

A 1=1;

A 2=1;

A 3=1;

End

S344

S 3 4 4(.G N D (),.V D D (),C K(C k),.A O(A O),.A1(A1),.A2(A2),.A3(A3),.

PO(),.P1(P1),.P2(P2),.P3(P3),.P4(P4),

,.SE(se),.SI(si);

Endmodule

將A0=1、A1=1、A2=1、A3=1、B0=1、B1=1、B2=1、B3=1、CK=0、SI=1、SE=0得輸出結(jié)果：tp4=1、tp5=1、tp6=1、tp7=1、tp0=0、tp1=0、tp2=0、tp3=0、CNTVCON2=0、CNTVCO2=1、READY=1，具有掃描測(cè)試結(jié)構(gòu)的S344電路原始功能仿真結(jié)果如圖5所示。

為了比較和分析添加了可測(cè)性結(jié)構(gòu)是否改變電路功能，本文又將原始S344時(shí)序電路(未添加多路選擇器)的輸入端輸入向量，同時(shí)保證與S344時(shí)序電路(添加多路選擇器)的輸入向量相同，并將仿真結(jié)果與原S344的結(jié)果進(jìn)行對(duì)比，如圖6所示。

結(jié)果表明，在輸入完全相同的情況下，兩種電路的輸出亦完全相同。因此，在S344的D觸發(fā)器前添加多路選擇器來完成可測(cè)性設(shè)計(jì)，未改變時(shí)序電路S344的測(cè)試激勵(lì)程序如下：

Initial

Begin

圖5 具有掃描結(jié)構(gòu)的S344掃描結(jié)果

圖6 原始電路功能仿真結(jié)果

START=1;

B 0=1;

B 2=1;

B 2=1;

B 3=1;

CK=0;

A 0=1;

A 1=1;

A 2=1;

A 3=1;

end

always # 10 ck=～ck;

VDD(),.CK(CK),.A0(A0),.A1(A1),.A2(A2),.A3(A3),.B0(B0),.B1(B1),.B2(B2),.B3(B3),.CNTVCO2(CNTVCO2),.CNTVCO2(CNTVCO2),.P0(P0),.P1(P1),.P2(P2),.P3(P3),.P4(P4),.

P5(P5),.P6(P6),.P7(P7),.READY(READY),.START(START);

Endmodule

將CK=0、START=1、B0=1、B1=1、B2=1、B3=1、A0=1、A1=1、A2=1、A3=1,得輸出結(jié)果：tp4=1、tp5=1、tp6=1、tp7=1、tp0=0、tp1=0、tp2=0、tp3=0、CNTVCON2=0、CNTVCO2=1、READY=1。本文主要對(duì)S344的可測(cè)性進(jìn)行研究，對(duì)原始電路的實(shí)現(xiàn)功能并不需要重點(diǎn)了解，因而對(duì)電路功能不做討論。

2.2 故障測(cè)試及仿真

運(yùn)用tetramax對(duì)原始的S344進(jìn)行故障仿真，得出以下測(cè)試結(jié)果：通過圖7可以看出,原始的S344共有136個(gè)錯(cuò)誤，其中不可測(cè)試的錯(cuò)誤為12個(gè)，由于時(shí)序節(jié)點(diǎn)的不可控制和不可觀察，導(dǎo)致該電路含有大量ATPG工具無法檢測(cè)故障，因而導(dǎo)致該電路成為一個(gè)難以檢測(cè)的電路，故障覆蓋率為0[10]。

圖7 原始電路故障仿真結(jié)果

為解決時(shí)序電路中大量不可測(cè)試故障節(jié)點(diǎn)的存在，本文在原有S344電路基礎(chǔ)上，進(jìn)行了可測(cè)性設(shè)計(jì)，運(yùn)用掃描測(cè)試結(jié)構(gòu)，解決時(shí)序電路難以檢測(cè)的問題，再對(duì)添加了可測(cè)性設(shè)計(jì)的S344進(jìn)行故障仿真，得到的結(jié)果如圖8所示。

圖8 具有掃描測(cè)試結(jié)構(gòu)的電路故障仿真結(jié)果

由圖8可以看出，添加了可測(cè)性設(shè)計(jì)的S344共有292個(gè)錯(cuò)誤，其中不可測(cè)試的錯(cuò)誤為19個(gè)，而ATPG工具不可測(cè)試的故障為0，并且測(cè)試故障覆蓋率可以達(dá)到100%。比較結(jié)果表明，本文所設(shè)計(jì)的具有掃描測(cè)試結(jié)構(gòu)的時(shí)序電路S344可明顯提高故障測(cè)試覆蓋率。

由圖9的測(cè)試向量報(bào)告得出，測(cè)試的向量數(shù)為8個(gè)。換言之，對(duì)于一個(gè)具有掃描測(cè)試結(jié)構(gòu)的S344電路，其僅需要8個(gè)測(cè)試向量就可達(dá)到100%的測(cè)試故障覆蓋率。

圖9 具有可測(cè)性設(shè)計(jì)結(jié)構(gòu)的S344測(cè)試向量報(bào)告

此為修改后的測(cè)試結(jié)果，從圖10可以看出掃描鏈中15個(gè)DFF觸發(fā)器在SE=1全部出現(xiàn)，所以證明在SE=1所設(shè)計(jì)的掃描鏈結(jié)構(gòu)正確[11]。

圖10 掃描鏈結(jié)構(gòu)驗(yàn)證

3 結(jié)束語(yǔ)

本文闡述了可測(cè)性設(shè)計(jì)在數(shù)字集成電路中的重要性，并通過對(duì)原電路中添加二選一多路選擇器的方式完成了對(duì)數(shù)字電路的可測(cè)性設(shè)計(jì)。且在最后對(duì)添加了可測(cè)性設(shè)計(jì)的S344與原始的S344同時(shí)給出相同的隨機(jī)輸入激勵(lì)，得到完全相同的輸出結(jié)果。其后對(duì)添加可測(cè)性設(shè)計(jì)的S344與原始的S344同時(shí)進(jìn)行故障覆蓋率的仿真，得出加入可測(cè)性設(shè)計(jì)的S344的故障覆蓋率遠(yuǎn)大于原始的S344的故障覆蓋率，且僅需要8個(gè)測(cè)試向量。最后又證明了所設(shè)計(jì)的掃描鏈?zhǔn)峭耆_的，從而可以知道通過在原電路中加入二選一多路選擇器的方式能較理想地解決對(duì)電路測(cè)試覆蓋率的測(cè)試問題。

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[責(zé)任編輯：郝麗英]

The testability design of sequential circuits S344

ZHAO Shu-jun,WANG Yong-qiang,ZHANG Shuai

(College of Electrical and Information Engineering, Heilongjiang Institute ofTechnology, Harbin 150050)

Because of temporal element in sequential circuits with poor observability and controllability, the test generation leads to be difficult, and the fault coverage problems will occur. The design of sequential circuits is studied. Base on a fixed type failure model, through the study of the scanning measurement technology of sequential circuits of measurability design, the problem of internal nodes in the sequential circuits is difficult to test. This design will realize the as little as possible goals on insertion measurability design of the hardware logic, and improve the fault coverage of the sequential circuit under test.

testability design; scanning measurement technology; hardware description language; net list; test fault coverage

2014-09-22

2014年黑龍江省教育廳規(guī)劃課題(GBC1214057)

趙樹軍(1970-)，男，副教授，研究方向：應(yīng)用物理及電子技術(shù).

TN722

A

1671-4679(2015)02-0013-05