基于m序列同步的FPGA實(shí)現(xiàn)

隨則輝+常文革

摘 要： 在通信系統(tǒng)中，同步問題是實(shí)現(xiàn)信號正確解調(diào)的關(guān)鍵技術(shù)之一。為實(shí)現(xiàn)同步，提出了一種基于m序列的同步方法。該方法首先對接收信號進(jìn)行差分相干解調(diào)得到解調(diào)序列，然后對解調(diào)序列與本地m序列同或運(yùn)算后的結(jié)果按位求和，最后通過和值與門限的比較判斷是否同步。其中同或求和操作避免了復(fù)雜的相關(guān)處理過程，運(yùn)算速度快并節(jié)約了硬件資源。整個過程的實(shí)現(xiàn)基于Xilinx公司的Spartan 6系列FPGA平臺，仿真調(diào)試表明該方法能夠準(zhǔn)確同步且穩(wěn)定度高。

關(guān)鍵詞： m序列； 同步； FPGA； DPSK

中圖分類號： TN913.6?34 文獻(xiàn)標(biāo)識碼： A 文章編號： 1004?373X（2014）21?0041?04

FPGA?based implementation of m?sequence synchronization

SUI Ze?hui， CHANG Wen?ge

（College of Electronic Science and Engineering， National University of Defense Technology， Changsha 410073， China）

Abstract： In the communication system， synchronization is one of the key technologies to realize the correct signal demodulation. To achieve synchronization， a synchronization method based on m?sequence is proposed in this paper. At first， the demodulation sequence is got by the differential coherent demodulation operation of the received signal； then， all bits of the result of the demodulation sequence and the local m?sequence′s with?or operation are summed； finally， the comparison of the sum value and the threshold is carried out to judge whether the synchronization is achieved. The sum of the with?or operation′s result avoids the complex relevant operation， which performs fast and save the hardware resources. The implementation of the entire process is based on the Spartan6 series′ FPGA of the Xilinx Company. The simulation results show that the method can accurately realize the synchronization and has high stability.

Keywords： m?sequence； synchronization； FPGA； DPSK

在某測試系統(tǒng)中要對接收信號進(jìn)行解調(diào)，從中獲取指令信息。由于指令的周期性，如果對接收信號直接進(jìn)行解調(diào)幾乎不可能得到正確指令。為解決上述問題，可在每個指令周期內(nèi)插入同步序列，先同步再解調(diào)，從而可保證解調(diào)指令的正確性。因此，本文提出了一種基于m序列的同步方法（以下簡稱同步方法），并用FPGA器件進(jìn)行了實(shí)現(xiàn)。在FPGA的實(shí)現(xiàn)過程中，需要對m序列進(jìn)行相關(guān)處理，文獻(xiàn)[1]給出了一種相關(guān)運(yùn)算實(shí)現(xiàn)方法，但實(shí)現(xiàn)起來相對繁瑣，實(shí)用性不強(qiáng)。文獻(xiàn)[2]提到了一種匹配濾波器法，但由于其全并行結(jié)構(gòu)，硬件需求量大。文中根據(jù)相關(guān)運(yùn)算原理設(shè)計了一種同或求和方法取代了復(fù)雜的相關(guān)運(yùn)算，效果相同而實(shí)現(xiàn)難度大大降低，具有良好的應(yīng)用價值。

1 m序列及其相關(guān)特性

1.1 m序列的產(chǎn)生

m序列是最長線性移位寄存器序列的簡稱[3]，是由移位寄存器加反饋后形成的，其結(jié)構(gòu)如圖1所示。m序列由末級[an-r]輸出，末級與其他級的模2和作為第一級的輸入，構(gòu)成反饋邏輯。其中[an-i]（i=1，2，…，r）為移位寄存器中每位寄存器的狀態(tài)；[ci]（i=1，2，…，r）為第i位寄存器的反饋系數(shù)。當(dāng)[ci=0]時，表示無反饋，將反饋線斷開；當(dāng)[ci=1]時，表示在反饋，將反饋線連接起來。不同的反饋邏輯，即[ci]取不同的值，將產(chǎn)生不同的m序列。

圖1 反饋移位寄存器結(jié)構(gòu)

1.2 m序列的相關(guān)特性

周期函數(shù)[s（t）]的自相關(guān)函數(shù)定義為：

[Rs（τ）=1T-T2T2s（t）s（t+τ）dτ] （1）

由此可求出m序列波形的連續(xù)相關(guān)函數(shù)[R（τ），]即：

[R（τ）=1-N+1NTbτ，τ≤Tb-1N，τ>Tb] （2）

式中：[N]為m序列周期；[Tb]為碼元寬度。

圖2給出了[R（τ）]的波形圖。當(dāng)時間周期[NTb]很長且[Tb]很小時，[R（τ）]近似于沖激函數(shù)[δ（τ）]的形狀。

圖2 m序列的自相關(guān)函數(shù)

2 m序列的同步方法

為便于理解，有必要在介紹同步方法之前首先介紹指令周期。指令周期如圖3所示。在20 μs的指令信號前50 μs處插入127 μs的DPSK調(diào)制[4]的本地m序列，m序列碼元寬度為1 μs，即有127位。DPSK信號前和指令信號后噪聲長度可任意，但要保證整個指令周期長度為297 μs。

圖3 指令周期圖

由指令周期可以知道，首先應(yīng)該對接收信號進(jìn)行DPSK解調(diào)。這里采用了一種差分相干解調(diào)方法[5]，既容易實(shí)現(xiàn)又滿足了項(xiàng)目的需要。接著，截取127位的解調(diào)序列與本地的127位m序列作相關(guān)處理，由1.2節(jié)m序列的相關(guān)特性知，當(dāng)解調(diào)序列與本地序列相同時，兩者相關(guān)函數(shù)會有類似[δ]函數(shù)的脈沖出現(xiàn)，只要檢測到脈沖的出現(xiàn)就可斷定同步完成。然而在實(shí)際處理過程中，并沒有直接進(jìn)行原始相關(guān)運(yùn)算，而是根據(jù)相關(guān)運(yùn)算原理，讓解調(diào)序列與本地序列進(jìn)行同或運(yùn)算，然后把運(yùn)算結(jié)果按位求和（以下簡稱同或求和），和值再與設(shè)置門限比較判斷是否同步。該方法實(shí)現(xiàn)效果相同，但使運(yùn)算量由原來的[N2]（N為m序列長度）級相乘累加運(yùn)算變成了[N]級求和運(yùn)算，運(yùn)算速度快，節(jié)約了硬件資源。

由上述分析可把同步方法概括如下：首先對接收的DPSK信號進(jìn)行差分相干解調(diào)得到解調(diào)序列；然后對解調(diào)序列與本地m序列同或求和；最后通過和值與門限的比較判斷是否同步，若和值大于門限則同步完成，否則繼續(xù)上述操作。圖4給出了同步方法流程圖。

3 同步的FPGA實(shí)現(xiàn)

FPGA為現(xiàn)場可編程邏輯器件，具有集成度高、編程靈活、功耗低、設(shè)計編程速度快等特點(diǎn)。Xilinx公司Spartan 6系列[6]FPGA中的XC6SLX45?2CSG324提供了高級功耗管理技術(shù)、150 000個邏輯單元、硬核DRAM存儲器、250 MHz DSP Slice和3.125 Gb/s低功耗收發(fā)器，為成本敏感型應(yīng)用提供了最佳的低風(fēng)險、低成本、低功耗和高性能均衡。該器件利用Xilinx公司的ISE 14.4進(jìn)行編程，編程語言為Verilog HDL。下面就DPSK信號的解調(diào)以及同或求和的FPGA實(shí)現(xiàn)分別進(jìn)行介紹。

圖4 同步方法流程圖

3.1 DPSK解調(diào)的FPGA實(shí)現(xiàn)

DPSK信號采用差分相干解調(diào)，其原理如圖5所示[5]。根據(jù)工程要求DPSK信號載頻取60 MHz，A/D采樣率取80 MHz，延時[Tb=]1 μs為碼元寬度。

圖5 DPSK差分相干解調(diào)原理圖

該過程在FPGA中實(shí)現(xiàn)起來相對容易，主要利用了其內(nèi)置的IP核，實(shí)現(xiàn)的關(guān)鍵在于延時操作和定時脈沖的選取。延時操作利用了FIFO IP核[7]。采樣后的信號先進(jìn)入FIFO中進(jìn)行緩存，為保證1 μs延時，F(xiàn)IFO中應(yīng)先存入80個采樣點(diǎn)，然后再邊輸入邊輸出，輸出數(shù)據(jù)與接收數(shù)據(jù)相乘，從而達(dá)到延時相乘的目的。所謂定時脈沖就是對解調(diào)出的信號進(jìn)行周期性（周期為碼元寬度）的抽取，從而得到解調(diào)序列。此處，經(jīng)20倍降采樣后采樣率變?yōu)? MHz，即一個碼元寬度[Tb]內(nèi)有4個數(shù)據(jù)點(diǎn)，經(jīng)門限判決后每個數(shù)據(jù)點(diǎn)對應(yīng)一個二進(jìn)制數(shù)，理想情況下每個碼元內(nèi)應(yīng)全為“0”或全為“1”。因此，只需對判決后的二進(jìn)制序列進(jìn)行周期為4的數(shù)值抽取便實(shí)現(xiàn)了定時脈沖抽取，得到解調(diào)序列。

3.2 同或求和的FPGA實(shí)現(xiàn)

圖6給出了同或求和的結(jié)構(gòu)框圖，其中本地序列即127位m序列且保持不變。

圖6 同或求和的結(jié)構(gòu)框圖

同或求和的FPGA實(shí)現(xiàn)過程如下：由DPSK解調(diào)部分可知，經(jīng)降采樣后在一個碼元寬度1 μs內(nèi)會有4個采樣點(diǎn)，127位就對應(yīng)508個采樣點(diǎn)。因此，首先構(gòu)建一個508位寬的reg型寄存器，記為rece_code，然后對其進(jìn)行周期性抽取，周期為4，這樣就得到一組127位序列，保存在127位的reg型寄存器中，記為xcorr_code。接著，構(gòu)建一個127位reg型寄存器用來存儲約定好的127位本地m序列，記為loc_code。直接對xcorr_code和loc_code進(jìn)行同或求和操作，和值與門限值進(jìn)行比較，判斷是否同步。理想情況下，若完全同步，則所求和應(yīng)為127，但實(shí)際情況允許發(fā)送的同步碼有丟失，具體允許多大的丟失可根據(jù)設(shè)置的門限值進(jìn)行調(diào)整。作者在應(yīng)用時，允許同步碼最多有27位的丟失，因此門限設(shè)置為100。若和值大于100，則同步完成，否則rece_code左移一位，低位則由新解調(diào)出的二進(jìn)制數(shù)補(bǔ)齊，再重復(fù)后續(xù)操作，直到同步完成。

4 仿真調(diào)試分析

本節(jié)首先利用Matlab工具對DPSK信號的差分相干解調(diào)及同或結(jié)果進(jìn)行軟件仿真，然后基于ISE 14.4借助ISim進(jìn)行硬件仿真測試，最后利用在線邏輯分析儀（ChipScope Pro）進(jìn)行硬件調(diào)試[6]。為方便處理并能很好說明問題，指令信號取20 μs的FSK信號，其碼元寬度也為1 μs，即有20位。仿真調(diào)試過程中的指令周期如圖7所示，前后兩處噪聲長度均設(shè)為50 μs，20位FSK序列為11001100110000110011，用以驗(yàn)證同步完成后是否能進(jìn)行后續(xù)的指令解調(diào)。

4.1 Matlab軟件仿真

指令周期如圖8所示，同步完成時DPSK信號經(jīng)差分相乘和低通濾波后波形如圖9所示，低通濾波后的波形經(jīng)門限判決及定時抽取后的碼序列如圖10所示，解調(diào)序列與本地m序列的同或結(jié)果如圖11所示。

圖7 仿真調(diào)試指令周期圖

圖8 指令周期圖

圖9 低通濾波后波形

圖10 解調(diào)序列與本地m序列

由圖10可知同步完成時解調(diào)序列的第一位和最后一位與本地m序列不同，其余位完全一樣。這些不同同樣反映在圖11中。第一位的不同是由于差分相干解調(diào)的性質(zhì)決定的，由于延時為一個碼元寬度，這就必然會造成第一個碼元解調(diào)的不確定性。最后一位的不同是由于定時脈沖的選取造成的，但對于127位的m序列來說只要同步完成時的判決門限設(shè)置得當(dāng)，不會影響同步效果。

圖11 解調(diào)序列與本地m序列同或結(jié)果

4.2 ISim硬件仿真

在ISE 14.4中利用ISim的仿真結(jié)果如圖12所示。其中signal為接收信號，sigout為延遲1 μs后的信號，flag為同步標(biāo)志位，rece_code為508位reg型變量，xcorr_code為127位解調(diào)序列，loc_code為127位本地m序列，code為FSK解碼輸出。

圖12 ISim仿真結(jié)果

接收信號signal預(yù)先存入到ROM中，長度為一個指令周期，為節(jié)省存儲資源，ROM中數(shù)據(jù)循環(huán)輸出。當(dāng)解調(diào)序列xcorr_code與本地序列l(wèi)oc_code的同或求和結(jié)果大于設(shè)置同步門限時，同步完成。此時同步標(biāo)志位flag置1，由指令周期可知延時50 μs后開始進(jìn)行FSK解調(diào)，F(xiàn)SK長度為20 μs。一個周期指令中FSK信號解調(diào)完成后又進(jìn)入同步處理狀態(tài)，直到在下一個指令周期中同步完成后再進(jìn)行FSK的解調(diào)。圖12很好地表現(xiàn)了整個同步過程，同步完成后FSK解調(diào)序列為所設(shè)11001100110000110011。

4.3 ChipScope Pro硬件調(diào)試

在ChipScope調(diào)試過程中以flag為觸發(fā)信號，時鐘為80 MHz。圖13顯示了觸發(fā)后抓取的數(shù)據(jù)。其中code為FSK解碼輸出，decode_sig<31>為同步序列抽取前的解調(diào)序列，signal為接收信號，sigout為延遲1 μs后的信號。

圖13 觸發(fā)后抓取的數(shù)據(jù)

首先，利用ChipScope的Bus Plot功能繪制了signal和sigout的波形如圖14，圖15所示。經(jīng)對比發(fā)現(xiàn)，圖14中FSK信號出現(xiàn)位置為3 940，圖15中FSK信號出現(xiàn)位置為4 020，兩者相差80個點(diǎn)，即1 μs，實(shí)現(xiàn)了精確的延時，保證了后續(xù)處理的有效性。接著，由圖13可以看出，觸發(fā)信號觸發(fā)后（同步完成），延時50 μs后開始進(jìn)行FSK解調(diào)，解調(diào)序列為所設(shè)11001100110000110011。圖中紅色區(qū)域?yàn)橄乱粋€指令周期同步完成時解調(diào)出的m序列，共有127位。

由上述仿真調(diào)試可知，該處理過程能準(zhǔn)確實(shí)現(xiàn)差分相干解調(diào)并完成同步，在實(shí)現(xiàn)同步的基礎(chǔ)上進(jìn)行后續(xù)解調(diào)，很好地滿足了實(shí)際工程需要。

圖14 觸發(fā)后signal信號波形

圖15 觸發(fā)后sigout信號波形

5 結(jié) 語

本文根據(jù)實(shí)際工程需要著重解決了信號解調(diào)過程中的同步問題。首先對DPSK信號進(jìn)行差分相干解調(diào)，避免了本地相干載波的產(chǎn)生，降低了實(shí)現(xiàn)難度并很好地解決了載波同步的問題；然后利用m序列的自相關(guān)特性，對解調(diào)序列與本地序列相關(guān)運(yùn)算的結(jié)果進(jìn)行分析，進(jìn)而實(shí)現(xiàn)信號同步；在相關(guān)處理時，本文基于相關(guān)運(yùn)算原理，采用了同或求和的方法避免了原本復(fù)雜的運(yùn)算，運(yùn)算速度快并節(jié)約了硬件資源；最后經(jīng)仿真調(diào)試分析表明在同步完成后，能準(zhǔn)確進(jìn)行后續(xù)的指令解調(diào)工作，驗(yàn)證了方案的可行性。該方案同步準(zhǔn)確，穩(wěn)定度高，已經(jīng)應(yīng)用于工程實(shí)踐中。

參考文獻(xiàn)

[1] 張寶榮.偽隨機(jī)序列相關(guān)運(yùn)算的FPGA實(shí)現(xiàn)[J].燕山大學(xué)學(xué)報，2005，29（4）：373?375.

[2] 王光，田斌，吳勉，等.直接序列擴(kuò)頻通信中m序列的同步方案及其FPGA實(shí)現(xiàn)[J].電子科技，2006（3）：25?29.

[3] 曾興雯，劉乃安，孫獻(xiàn)璞.擴(kuò)展頻譜通信及其多址技術(shù)[M].西安：西安電子科技大學(xué)出版社，2004.

[4] 樊昌信，曹麗娜.通信原理[M].北京：國防工業(yè)出版社，2006.

[5] 趙葉星，韋志棉.基于FPGA的DPSK調(diào)制解調(diào)器的全數(shù)字實(shí)現(xiàn)[J].信號與信息處理，2007，37（10）：21?22.

[6] 徐文波，田耘.Xilinx FPGA開發(fā)實(shí)用教程[M].北京：清華大學(xué)出版社，2012.

[7] Xilinx. LogiCORE IP FIFO generator v9.3 product guide [M]. USA： Xilinx， 2012： 191?238.

指令周期如圖8所示，同步完成時DPSK信號經(jīng)差分相乘和低通濾波后波形如圖9所示，低通濾波后的波形經(jīng)門限判決及定時抽取后的碼序列如圖10所示，解調(diào)序列與本地m序列的同或結(jié)果如圖11所示。

圖7 仿真調(diào)試指令周期圖

圖8 指令周期圖

圖9 低通濾波后波形

圖10 解調(diào)序列與本地m序列

由圖10可知同步完成時解調(diào)序列的第一位和最后一位與本地m序列不同，其余位完全一樣。這些不同同樣反映在圖11中。第一位的不同是由于差分相干解調(diào)的性質(zhì)決定的，由于延時為一個碼元寬度，這就必然會造成第一個碼元解調(diào)的不確定性。最后一位的不同是由于定時脈沖的選取造成的，但對于127位的m序列來說只要同步完成時的判決門限設(shè)置得當(dāng)，不會影響同步效果。

圖11 解調(diào)序列與本地m序列同或結(jié)果

4.2 ISim硬件仿真

在ISE 14.4中利用ISim的仿真結(jié)果如圖12所示。其中signal為接收信號，sigout為延遲1 μs后的信號，flag為同步標(biāo)志位，rece_code為508位reg型變量，xcorr_code為127位解調(diào)序列，loc_code為127位本地m序列，code為FSK解碼輸出。

圖12 ISim仿真結(jié)果

接收信號signal預(yù)先存入到ROM中，長度為一個指令周期，為節(jié)省存儲資源，ROM中數(shù)據(jù)循環(huán)輸出。當(dāng)解調(diào)序列xcorr_code與本地序列l(wèi)oc_code的同或求和結(jié)果大于設(shè)置同步門限時，同步完成。此時同步標(biāo)志位flag置1，由指令周期可知延時50 μs后開始進(jìn)行FSK解調(diào)，F(xiàn)SK長度為20 μs。一個周期指令中FSK信號解調(diào)完成后又進(jìn)入同步處理狀態(tài)，直到在下一個指令周期中同步完成后再進(jìn)行FSK的解調(diào)。圖12很好地表現(xiàn)了整個同步過程，同步完成后FSK解調(diào)序列為所設(shè)11001100110000110011。

4.3 ChipScope Pro硬件調(diào)試

在ChipScope調(diào)試過程中以flag為觸發(fā)信號，時鐘為80 MHz。圖13顯示了觸發(fā)后抓取的數(shù)據(jù)。其中code為FSK解碼輸出，decode_sig<31>為同步序列抽取前的解調(diào)序列，signal為接收信號，sigout為延遲1 μs后的信號。

圖13 觸發(fā)后抓取的數(shù)據(jù)

首先，利用ChipScope的Bus Plot功能繪制了signal和sigout的波形如圖14，圖15所示。經(jīng)對比發(fā)現(xiàn)，圖14中FSK信號出現(xiàn)位置為3 940，圖15中FSK信號出現(xiàn)位置為4 020，兩者相差80個點(diǎn)，即1 μs，實(shí)現(xiàn)了精確的延時，保證了后續(xù)處理的有效性。接著，由圖13可以看出，觸發(fā)信號觸發(fā)后（同步完成），延時50 μs后開始進(jìn)行FSK解調(diào)，解調(diào)序列為所設(shè)11001100110000110011。圖中紅色區(qū)域?yàn)橄乱粋€指令周期同步完成時解調(diào)出的m序列，共有127位。

由上述仿真調(diào)試可知，該處理過程能準(zhǔn)確實(shí)現(xiàn)差分相干解調(diào)并完成同步，在實(shí)現(xiàn)同步的基礎(chǔ)上進(jìn)行后續(xù)解調(diào)，很好地滿足了實(shí)際工程需要。

圖14 觸發(fā)后signal信號波形

圖15 觸發(fā)后sigout信號波形

5 結(jié) 語

本文根據(jù)實(shí)際工程需要著重解決了信號解調(diào)過程中的同步問題。首先對DPSK信號進(jìn)行差分相干解調(diào)，避免了本地相干載波的產(chǎn)生，降低了實(shí)現(xiàn)難度并很好地解決了載波同步的問題；然后利用m序列的自相關(guān)特性，對解調(diào)序列與本地序列相關(guān)運(yùn)算的結(jié)果進(jìn)行分析，進(jìn)而實(shí)現(xiàn)信號同步；在相關(guān)處理時，本文基于相關(guān)運(yùn)算原理，采用了同或求和的方法避免了原本復(fù)雜的運(yùn)算，運(yùn)算速度快并節(jié)約了硬件資源；最后經(jīng)仿真調(diào)試分析表明在同步完成后，能準(zhǔn)確進(jìn)行后續(xù)的指令解調(diào)工作，驗(yàn)證了方案的可行性。該方案同步準(zhǔn)確，穩(wěn)定度高，已經(jīng)應(yīng)用于工程實(shí)踐中。

參考文獻(xiàn)

[1] 張寶榮.偽隨機(jī)序列相關(guān)運(yùn)算的FPGA實(shí)現(xiàn)[J].燕山大學(xué)學(xué)報，2005，29（4）：373?375.

[2] 王光，田斌，吳勉，等.直接序列擴(kuò)頻通信中m序列的同步方案及其FPGA實(shí)現(xiàn)[J].電子科技，2006（3）：25?29.

[3] 曾興雯，劉乃安，孫獻(xiàn)璞.擴(kuò)展頻譜通信及其多址技術(shù)[M].西安：西安電子科技大學(xué)出版社，2004.

[4] 樊昌信，曹麗娜.通信原理[M].北京：國防工業(yè)出版社，2006.

[5] 趙葉星，韋志棉.基于FPGA的DPSK調(diào)制解調(diào)器的全數(shù)字實(shí)現(xiàn)[J].信號與信息處理，2007，37（10）：21?22.

[6] 徐文波，田耘.Xilinx FPGA開發(fā)實(shí)用教程[M].北京：清華大學(xué)出版社，2012.

[7] Xilinx. LogiCORE IP FIFO generator v9.3 product guide [M]. USA： Xilinx， 2012： 191?238.

指令周期如圖8所示，同步完成時DPSK信號經(jīng)差分相乘和低通濾波后波形如圖9所示，低通濾波后的波形經(jīng)門限判決及定時抽取后的碼序列如圖10所示，解調(diào)序列與本地m序列的同或結(jié)果如圖11所示。

圖7 仿真調(diào)試指令周期圖

圖8 指令周期圖

圖9 低通濾波后波形

圖10 解調(diào)序列與本地m序列

由圖10可知同步完成時解調(diào)序列的第一位和最后一位與本地m序列不同，其余位完全一樣。這些不同同樣反映在圖11中。第一位的不同是由于差分相干解調(diào)的性質(zhì)決定的，由于延時為一個碼元寬度，這就必然會造成第一個碼元解調(diào)的不確定性。最后一位的不同是由于定時脈沖的選取造成的，但對于127位的m序列來說只要同步完成時的判決門限設(shè)置得當(dāng)，不會影響同步效果。

圖11 解調(diào)序列與本地m序列同或結(jié)果

4.2 ISim硬件仿真

在ISE 14.4中利用ISim的仿真結(jié)果如圖12所示。其中signal為接收信號，sigout為延遲1 μs后的信號，flag為同步標(biāo)志位，rece_code為508位reg型變量，xcorr_code為127位解調(diào)序列，loc_code為127位本地m序列，code為FSK解碼輸出。

圖12 ISim仿真結(jié)果

接收信號signal預(yù)先存入到ROM中，長度為一個指令周期，為節(jié)省存儲資源，ROM中數(shù)據(jù)循環(huán)輸出。當(dāng)解調(diào)序列xcorr_code與本地序列l(wèi)oc_code的同或求和結(jié)果大于設(shè)置同步門限時，同步完成。此時同步標(biāo)志位flag置1，由指令周期可知延時50 μs后開始進(jìn)行FSK解調(diào)，F(xiàn)SK長度為20 μs。一個周期指令中FSK信號解調(diào)完成后又進(jìn)入同步處理狀態(tài)，直到在下一個指令周期中同步完成后再進(jìn)行FSK的解調(diào)。圖12很好地表現(xiàn)了整個同步過程，同步完成后FSK解調(diào)序列為所設(shè)11001100110000110011。

4.3 ChipScope Pro硬件調(diào)試

在ChipScope調(diào)試過程中以flag為觸發(fā)信號，時鐘為80 MHz。圖13顯示了觸發(fā)后抓取的數(shù)據(jù)。其中code為FSK解碼輸出，decode_sig<31>為同步序列抽取前的解調(diào)序列，signal為接收信號，sigout為延遲1 μs后的信號。

圖13 觸發(fā)后抓取的數(shù)據(jù)

首先，利用ChipScope的Bus Plot功能繪制了signal和sigout的波形如圖14，圖15所示。經(jīng)對比發(fā)現(xiàn)，圖14中FSK信號出現(xiàn)位置為3 940，圖15中FSK信號出現(xiàn)位置為4 020，兩者相差80個點(diǎn)，即1 μs，實(shí)現(xiàn)了精確的延時，保證了后續(xù)處理的有效性。接著，由圖13可以看出，觸發(fā)信號觸發(fā)后（同步完成），延時50 μs后開始進(jìn)行FSK解調(diào)，解調(diào)序列為所設(shè)11001100110000110011。圖中紅色區(qū)域?yàn)橄乱粋€指令周期同步完成時解調(diào)出的m序列，共有127位。

由上述仿真調(diào)試可知，該處理過程能準(zhǔn)確實(shí)現(xiàn)差分相干解調(diào)并完成同步，在實(shí)現(xiàn)同步的基礎(chǔ)上進(jìn)行后續(xù)解調(diào)，很好地滿足了實(shí)際工程需要。

圖14 觸發(fā)后signal信號波形

圖15 觸發(fā)后sigout信號波形

5 結(jié) 語

本文根據(jù)實(shí)際工程需要著重解決了信號解調(diào)過程中的同步問題。首先對DPSK信號進(jìn)行差分相干解調(diào)，避免了本地相干載波的產(chǎn)生，降低了實(shí)現(xiàn)難度并很好地解決了載波同步的問題；然后利用m序列的自相關(guān)特性，對解調(diào)序列與本地序列相關(guān)運(yùn)算的結(jié)果進(jìn)行分析，進(jìn)而實(shí)現(xiàn)信號同步；在相關(guān)處理時，本文基于相關(guān)運(yùn)算原理，采用了同或求和的方法避免了原本復(fù)雜的運(yùn)算，運(yùn)算速度快并節(jié)約了硬件資源；最后經(jīng)仿真調(diào)試分析表明在同步完成后，能準(zhǔn)確進(jìn)行后續(xù)的指令解調(diào)工作，驗(yàn)證了方案的可行性。該方案同步準(zhǔn)確，穩(wěn)定度高，已經(jīng)應(yīng)用于工程實(shí)踐中。

參考文獻(xiàn)

[1] 張寶榮.偽隨機(jī)序列相關(guān)運(yùn)算的FPGA實(shí)現(xiàn)[J].燕山大學(xué)學(xué)報，2005，29（4）：373?375.

[2] 王光，田斌，吳勉，等.直接序列擴(kuò)頻通信中m序列的同步方案及其FPGA實(shí)現(xiàn)[J].電子科技，2006（3）：25?29.

[3] 曾興雯，劉乃安，孫獻(xiàn)璞.擴(kuò)展頻譜通信及其多址技術(shù)[M].西安：西安電子科技大學(xué)出版社，2004.

[4] 樊昌信，曹麗娜.通信原理[M].北京：國防工業(yè)出版社，2006.

[5] 趙葉星，韋志棉.基于FPGA的DPSK調(diào)制解調(diào)器的全數(shù)字實(shí)現(xiàn)[J].信號與信息處理，2007，37（10）：21?22.

[6] 徐文波，田耘.Xilinx FPGA開發(fā)實(shí)用教程[M].北京：清華大學(xué)出版社，2012.

[7] Xilinx. LogiCORE IP FIFO generator v9.3 product guide [M]. USA： Xilinx， 2012： 191?238.