阻塞斬波三相交交變頻電源的FPGA控制實現(xiàn)

朱 虹，潘小波，陳 玲，關(guān) 越，張慶豐

(1.馬鞍山職業(yè)技術(shù)學(xué)院電氣工程系，安徽 馬鞍山243000；2.河海大學(xué)文天學(xué)院電氣工程系，安徽 馬鞍山 243000)

0 引言

目前，風(fēng)機水泵的調(diào)速大部分還是采用擋板或閥門來調(diào)節(jié)風(fēng)量和流量方式，該方法控制簡單，但人為增加阻力辦法達(dá)到調(diào)節(jié)目的的調(diào)節(jié)方法浪費大量電能，回收這部分電能損耗會收到很大節(jié)能效果。而驅(qū)動風(fēng)機水泵大多數(shù)采用交流異步電機，大功率負(fù)載采用同步電動機，無論是異步電動機還是同步電動機，它們的轉(zhuǎn)速與電源頻率成正比，只要改變定子供電頻率就改變了電動機轉(zhuǎn)速。和風(fēng)機水泵一樣，家用電器和工業(yè)設(shè)備的節(jié)能均是通過在不需要全速運行時調(diào)低電機轉(zhuǎn)速來實現(xiàn)的[1-3]。而變頻技術(shù)作為重要的節(jié)能技術(shù)，發(fā)展至今，已經(jīng)相繼出現(xiàn)了兩種不同的功率變換模式：一是間接變頻技術(shù)即AC/DC/AC，二是直接變頻技術(shù)即AC /AC。但交直交變換需設(shè)中間整流濾波環(huán)節(jié)，其電解電容的價格和壽命指標(biāo)均不理想；可逆運行時，需設(shè)置兩套PWM逆變裝置，成本和控制復(fù)雜度相應(yīng)上升；且在超低速運行段，隨工作頻率的降低，波形變差。而現(xiàn)有的交交變頻器不僅只能工作在二分之一電網(wǎng)頻率以下，而且由于始終停留于SCR工頻移相控制的技術(shù)水平，導(dǎo)致低壓低頻段的功率因數(shù)偏低[4]。由于傳統(tǒng)的變頻技術(shù)存在上述的缺陷，所以采用先進的波形控制策略、提升功率因素、實現(xiàn)全數(shù)字化控制等是各種高性能變頻控制的未來發(fā)展方向[5]。

基于此，本文提出了一種新的基于FPGA數(shù)字控制基頻以下的三相交交直接變頻技術(shù)——通過控制開關(guān)信號來控制輸出信號半波內(nèi)工頻波頭數(shù)N以改變輸出波形的頻率，同時對開關(guān)的占空比進行設(shè)置以改變其幅值的大小，實現(xiàn)變頻調(diào)壓。電源可提供基頻以下的某些頻率輸出。這種數(shù)字控制的交交變頻電源可為某些低頻、超低頻工作或轉(zhuǎn)速不恒定的設(shè)備供電并實現(xiàn)節(jié)能[6-8]。輸出電壓頻率通過人機接口設(shè)備來選擇N值，實現(xiàn)操作人性化。同時該電源具有拓?fù)浣Y(jié)構(gòu)簡單、所需元器件數(shù)量少、成本低、控制簡單以及輸出頻率越低波形反而變好，正弦度越高等優(yōu)點。

1 系統(tǒng)原理

1.1 拓?fù)浣Y(jié)構(gòu)

電源拓?fù)浣Y(jié)構(gòu)如圖1所示[9]，其中Va、Vb、Vc分別為三相電源的A相、B相、C相電源，VT1、VT2、VT3控制A相、B相、C相電能是否到達(dá)負(fù)載的開關(guān)器件MOSFET。拓?fù)錇槿嗨木€系統(tǒng)，控制器FPGA的輸出經(jīng)驅(qū)動電路后分別作為VT1、VT2和VT3的G、S兩端的控制信號，控制功率MOSFET的導(dǎo)通與關(guān)斷，MOSFET和每一相中的四個二極管組成雙向開關(guān)。

圖1 系統(tǒng)拓?fù)浣Y(jié)構(gòu)Fig.1 System topology

1.2 控制思想

家用電器中很多是小型電機，屬阻感性負(fù)載；工業(yè)設(shè)備中以大中型電機居多，屬阻感性負(fù)載。故該電源的輸出采用U/f=恒值控制模式，即滿足如圖2所示的Uom-fo曲線。

圖2 輸出電壓峰值-輸出頻率關(guān)系曲線Fig.2 Relationship between peak value of output voltage and output frequency

由圖2中可得

式中：Uom為輸出電壓峰值；fo為輸出電壓頻率。

因此，該交交變頻電源輸出電壓峰值為

由圖2可以看出，起始電壓峰值為15 V，這樣的設(shè)置是考慮到負(fù)載感抗比較大時的低頻補償電壓。若負(fù)載的感抗值比較小或是純阻性負(fù)載，可以適當(dāng)降低起始電壓值。由此可見，采用恒壓頻比控制后，輸出電壓和輸出頻率是正比關(guān)系，實現(xiàn)變頻調(diào)壓[10]。

A、B、C三相電源輸出電壓波形的頻率與幅值都是一致的，只存在相位之間的差異，即三相之間各差120°，故只需考慮一相就可以了。以A相為例具體說明，開關(guān)器件VT1的控制信號如圖3(b)，在VT1導(dǎo)通時，A相電源可到達(dá)A相負(fù)載，即截取輸入如圖3(a)中的A相電壓，使負(fù)載側(cè)得到N個正半波后，再得到N個負(fù)半波，然后又得到N個正半波，再得到N個負(fù)半波，如此循環(huán)。如圖3(c)所示，這些電壓波頭形成連續(xù)的交流電壓波形，即可實現(xiàn)通過控制開關(guān)信號放行的時區(qū)來控制輸出頻率。圖3為波頭數(shù)N =4的情況，其中虛線即為輸出電壓波形，由圖可以看出，輸出頻率為50 Hz×1/7=7.14 Hz。

在采樣控制理論中有一個重要結(jié)論：沖量相等而形狀不同的窄脈沖，加在具有慣性的環(huán)節(jié)上，其效果基本相同[11]。由如圖4所示的面積等效原理可知：圖3(c)中這些波頭的等效面積顯然不是正弦波規(guī)律。這樣的波形諧波含量大，不僅對電網(wǎng)造成污染，而且會使負(fù)載壽命大大減少[12]。

圖3 非斬波控制信號及其對應(yīng)輸出波形Fig.3 Non-chopping control signal and its corresponding output waveform

圖4 面積等效原理圖Fig.4 Diagram of principle of area equivalent

欲使輸出波形正弦度高，這些波頭峰值需按照正弦規(guī)律變化，那么就需要在VT1導(dǎo)通的時區(qū)內(nèi)設(shè)置相應(yīng)的占空比。如圖5所示，在輸出電壓正半周內(nèi)滿足：第1個波頭與第4個波頭的占空比相等，第2個波頭與第3個波頭的占空比相等，并且第1個波頭與第4個波頭內(nèi)的占空比比第2個波頭與第3個波頭的占空比小，未畫出的負(fù)半周與正半周對稱[13]。

圖5 斬波控制的面積等效原理圖Fig.5 Diagram of chopping control principle of area equivalent

這里將波頭數(shù)為4的情況推廣到N個情況，從圖5中看出，第p個子單元的面積Sop可以表示為

其中：p=1，2，3，…，N；q=0，1，2，3，…，N-1。

由式(4)可得

而

根據(jù)面積等效法的定義，有Sip=Sop，即

由式(6)[14]可得

式(8)即為VT1占空比的理論公式。由式(8)可知，期望輸出電壓波形半個周期內(nèi)，各個工頻正弦半波的高頻斬控脈沖信號的占空比Dp與期望工作電壓波形的峰值Uom成正比。

圖6為三相控制信號及其對應(yīng)的三相輸出波形，其中圖6(a)為三相電網(wǎng)電壓波形；圖6(b)為經(jīng)檢測電路產(chǎn)生的與A相電網(wǎng)電壓波形同步、同頻率50 Hz的方波信號U50；圖6(c)為將U506倍頻后的300 Hz的方波信號U300；圖6(d)為VT1的控制信號UVT1；圖6(e)為輸出A相波形Uoa；圖6(f)為VT2的控制信號UVT2；圖6(g)為輸出B相波形Uob；圖6(h)為VT3的控制信號UVT3；圖6(i)為輸出C相波形Uoc。對圖6(b)U50進行斬波得到圖6(d)UVT1，其中D1和D2為占空比，且D1＜ D2，可由式(8)計算。這樣，A相負(fù)載得到的電壓如圖6(e)Uoa，實現(xiàn)變頻調(diào)壓的功能。推廣至三相：將功率器件MOSFET的控制信號周期性地部分阻塞，即分別給VT1、VT2和VT3以非連續(xù)的脈沖信號，以此來改變輸出頻率，輸出電壓的幅值則由控制信號的占空比大小來決定。

由于輸出為三相，所以必須要滿足三相間的相位差To/3的關(guān)系。如圖6中，當(dāng)波頭數(shù)N=4，其 a相、b相、c相的周期To均為140 ms，則b相與a相的相位相差To/3=46.666 7 ms，而b相只有經(jīng)過46.666 7 ms后，才能到達(dá)其過零點時刻。同樣， c相與b相的相位也相差46.666 7 ms，這樣一來就滿足了三相輸出時的相位要求。所以輸入輸出頻率關(guān)系為

式中，N =1、4、7、10、13…，這樣一個等差數(shù)列才可以滿足三相的相位要求。

由圖6(e)、6(g)、6(i)可以看出，輸出三相電源中的A相、B相、C相電壓的一個周期為140 ms，頻率為1/140 ms= 7.14 Hz，由式(2)知電壓峰值為56.78 V。表1為三相輸出頻率對應(yīng)電壓峰值表。

圖6 斬波控制信號及其對應(yīng)輸出波形Fig.6 Chopping control signal and its corresponding output waveform

表1 輸出頻率對應(yīng)輸出電壓峰值表Table 1 Output frequency corresponding peak voltage value

由表1可以看出，波頭數(shù)越多，輸出頻率和輸出電壓均越小。

1.3 控制結(jié)構(gòu)

圖7為基于FPGA控制結(jié)構(gòu)框圖，其中FPGA是主控芯片，采用Altera公司Cyclone系列的ep1c6q240c8；單片機采用Altmel公司AVR系列的atmeg128；VT1、VT2、VT3均為雙向交流功率開關(guān)器件。

圖7 FPGA控制結(jié)構(gòu)框圖Fig.7 Block diagram of FPGA control structure

檢測電路產(chǎn)生與三相電源中其中任意一相同步、同頻50 Hz的方波信號U50，如圖4(b)。U50輸入FPGA后，在FPGA內(nèi)部由軟件實現(xiàn)六倍頻產(chǎn)生U300，控制VT1的高頻脈沖與U50邏輯相“與”即可得到MOSFET的控制信號，但FPGA輸出的高頻脈沖驅(qū)動能力很弱，需加上驅(qū)動電路才可以讓MOSFET開通和關(guān)斷。

2 軟件設(shè)計

2.1 三相過零檢測

在1.2節(jié)中已經(jīng)敘述過，用于控制A相開關(guān)VT1的高頻脈沖，同樣可以用于B相、C相開關(guān)VT2、VT3。關(guān)鍵問題就是如何采集到每一相電壓的過零點。如圖6，這里將50 Hz同頻方波信號U50(如圖4(b))6倍頻后得到的300 Hz方波信號U300(如圖4(c))的每一個下降沿都是任意一相的過零點。

鑒于軟件實現(xiàn)比硬件實現(xiàn)成本低，而且軟件實現(xiàn)六倍頻比較容易，故采用VHDL語言對FPGA編寫6倍頻程序的方式[15]。該程序本質(zhì)上是一個計數(shù)器，需事先計算出300 Hz高低電平持續(xù)的時間，由于是6倍頻，故每個高低電平持續(xù)的時間是50 Hz周期20 ms的1/12。本系統(tǒng)中FPGA的主頻為50 MHz，所以系統(tǒng)時鐘CLKSYS的周期為20 ns，將50 Hz的周期20 ms平均分成12份，這樣每份有83 333個系統(tǒng)時鐘CLKSYS。

當(dāng)50 Hz上升沿到來時計數(shù)器開始啟動，設(shè)計數(shù)的值為m，先令其輸出為低電平，每計數(shù)到83 333便將輸出電平翻轉(zhuǎn)一次。當(dāng)50 Hz的一個周期結(jié)束后，6個周期的方波得以形成，其頻率為300 Hz。這里存在一個問題，20 ms并不能整除12×20 ns，這樣300 Hz的每個高低電平的持續(xù)時間，對于系統(tǒng)時鐘20 ns來說會有1～2個周期的誤差。雖然這樣的誤差對于整個控制邏輯的精度要求影響不大，但為了不讓誤差累計，必須將一個50 Hz周期內(nèi)計數(shù)完成后的m值清零。程序流程圖如圖8所示。

圖8 6倍頻流程圖Fig.8 Flow chart of 6 times frequency

CLK300 即為輸出的300 Hz信號。如圖9所示，在QuartusII7.0環(huán)境內(nèi)將編寫好6倍頻的程序進行了仿真驗證，其中CLKSYS是系統(tǒng)時鐘50 MHz，周期為20 ns，CLK50是50 Hz方波，其周期為20 ms。CLK_EN是計數(shù)的使能信號，當(dāng)CLK_EN的上升沿到來時將m清零，開始下一個周期的計數(shù)。CLK300則是6倍頻后的300 Hz波形。

圖9 6倍頻仿真波形Fig.9 Simulation waveform of 6 times frequency

實驗波形如圖10，其中通道3為電網(wǎng)電壓波形，通道2為與電網(wǎng)同頻的50 Hz方波信號，通道3為6倍頻后的300 Hz方波信號。

2.2 MOSFET的開關(guān)信號

對于驅(qū)動信號波形S1，在一個周期T內(nèi)對300 Hz進行計數(shù)，設(shè)置計數(shù)數(shù)值為p，當(dāng)N =4時，計數(shù)p范圍為0～42。如圖5，當(dāng)0 ≤ p ≤2、18 ≤ p ≤ 23或39 ≤ p ≤ 41時，給VT1占空比為D1的方波；當(dāng)6 ≤ p ≤8、12 ≤ p ≤ 14、27 ≤ p ≤ 29或33 ≤ p ≤ 35時給VT1占空比為D2的方波，D1＜ D2(可由理論公式(8)計算)；當(dāng)3 ≤ p ≤ 5、9 ≤ p ≤ 11、15 ≤ p ≤ 17、24 ≤ p ≤ 26、30 ≤ p ≤ 32、36 ≤ p ≤ 38時令VT1為低電平。這樣在一個周期T內(nèi)，就產(chǎn)生了VT1波形，VT2和VT3的產(chǎn)生過程同VT1一樣。此處N=4，對于不同的波頭數(shù)N，都可找出一個最小周期，在這個最小周期內(nèi)編寫程序。MOSFET的開關(guān)頻率是10 kHz，而這里是對FPGA的內(nèi)部工作頻率50 MHz計數(shù)，所以在一個MOSFET開關(guān)周期內(nèi)有5 000個FPGA內(nèi)部周期。若根據(jù)式(8)計算出D1=0.2524，則MOSFET開關(guān)管VT1的計數(shù)個數(shù)為0.2524×5000=1262。

在周期T結(jié)束后的下一周期開始時，p被清零，重復(fù)周期T內(nèi)的邏輯。這樣，通過不斷地重復(fù)周期T內(nèi)的邏輯，整個時域內(nèi)的控制邏輯即可實現(xiàn)。

當(dāng)N =4，A相開關(guān)VT1控制信號的程序段[15]流程圖如圖11。

圖11 主程序流程圖Fig.11 Flow chart of main program

3 仿真及實驗結(jié)果

3.1 電路參數(shù)

系統(tǒng)拓?fù)淙鐖D1所示，輸出a相、b相、c相與負(fù)載之間采用π形濾波，由于a相、b相和c相的主電路完全一樣，所以這里只給出了a相的原理圖，如圖12所示。Lf、Cr和Cf構(gòu)成π形濾波器；R1、C1構(gòu)成關(guān)斷緩沖電路，以減小關(guān)斷損耗；L1、R2和D5構(gòu)成開通緩沖電路，以減小器件的開通損耗；La和Ra構(gòu)成A相負(fù)載。參數(shù)設(shè)置如下：Lf=5.1 mH，Cr=0.22 μF，Cf=4.9 μF，R1=220 ?，C1=2 200 pF，L1=0.8 mH，R2=100 ?。系統(tǒng)中有三個功率器件，為了抑制諧波、提高系統(tǒng)的性能，必須適當(dāng)提高功率器件的開關(guān)頻率，但隨著開關(guān)頻率的提高，將會增加功率器件自身的開關(guān)損耗，影響變頻器的效率和可靠性，使輸出頻率受到限制。綜合上述考慮，開關(guān)頻率選為10 kHz，雙向交流功率開關(guān)器件選用型號為IRF740的MOSFET，5個二極管均選用型號為BY329快速二極管。

圖12 A相主電路Fig.12 Main circuit of phase A

3.2 仿真結(jié)果

在Matlab2009a中對拓?fù)潆娐吩韴D進行了仿真，圖13和圖14分別為N=4和N=10時的仿真波形。

圖13 N=4時三相輸出電壓仿真波形Fig.13 Simulation waveform of three-phase output voltage when N=4

圖13中有四組波形，第一組是輸入的三相電壓波形，其余的三組分別為輸出的三相電壓波形?？梢钥闯觯斎腚妷褐芷跒?.02 s，而輸出電壓周期大約為0.13 s，和理論公式(9)推導(dǎo)結(jié)果一致。

圖14中，輸入電壓周期為0.02 s，而輸出電壓周期大約為0.38 s。并且圖14的輸出電壓峰值要略小于圖13中的輸出電壓，和理論公式(2)推導(dǎo)結(jié)果亦一致。仿真結(jié)果充分驗證了該技術(shù)的正確性。

圖14 N=10時三相輸出電壓仿真波形Fig.14 Simulation waveform of three-phase output voltage when N=10

3.3 實驗結(jié)果

用TEK示波器對硬件電路輸出波形觀測，圖15和圖16分別為N=4和N=10時的實驗波形。其中1通道是其中一相電源電壓波形，通道2、3、4分別是三相輸出的A、B、C三相。

圖15 N=4時三相輸出電壓實驗波形Fig.15 Experiment waveform of three-phase output voltage when N=4

圖15中，橫軸每一格是50 ms，每一相輸出電壓的周期均是不到3格，即輸出周期大概為140 ms，故N =4時，三相輸出的疊加即是頻率為7.14 Hz的正弦電壓。

圖16中，橫軸每一格亦是50 ms，每一相輸出電壓的周期均是7.5格，即輸出周期大概為375 ms，故N =10時，三相輸出的疊加即是頻率為2.63 Hz的正弦電壓。

圖16 N=10時三相輸出電壓實驗波形Fig.16 Experiment waveform of three-phase output voltage when N=10

N為其他值時的波形不再詳細(xì)列出。實驗結(jié)果充分驗證了該技術(shù)的可行性。

4 結(jié)論

由于三相電源和單相電源僅存在相位相差120°的關(guān)系，所以根據(jù)該控制思想前期所完成的單相變頻工作的基礎(chǔ)上設(shè)計出了三相變頻電路并對其進行了仿真和實驗。文章對基于FPGA數(shù)字控制三相變頻技術(shù)的原理進行了詳細(xì)的闡述、給出了器件型號和參數(shù)、提供了仿真和實驗波形，從而有力地證明了該技術(shù)的正確性和可行性。

在日后的研究中，由于大容量的風(fēng)機水泵采用可變頻電源后節(jié)能效果明顯，需著重提高功率。其次，由于輸出波形不是正弦波，需進行治理諧波的研究。從而使電網(wǎng)耗電總量明顯下降，宏觀供電質(zhì)量得以改善。最后，可以考慮用價格低廉的控制器，如單片機，取代FPGA，以降低成本。

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