數(shù)字設計中基本電路評價方法研究

張 鷹，姜書艷，陳德軍，盧有亮，崔琳莉

(電子科技大學數(shù)字邏輯設計及應用課程組，四川成都 611731)

數(shù)字電路設計中評價電路結構優(yōu)劣的早期標準可以表達為盡量減少晶體管的使用量?，F(xiàn)在已體現(xiàn)為滿足功能要求下采用盡可能少的通用集成塊?；贔PGA的設計希望使用最少的邏輯單元，得到最高的時鐘頻率(或最短的時間延遲)，而VLSI設計則需要考慮集成度、速度和功耗的綜合優(yōu)化。從數(shù)字技術的發(fā)展來看，最受關注的當屬集成度問題:如何使集成電路面積更小已成為設計的第一目標。目前數(shù)字集成主要采用CMOS工藝，以平面器件形成電路，每個器件占據(jù)一定的芯片面積。設計人員要考慮減小電路的面積，需要從器件規(guī)模開始。

目前的“數(shù)字電路”課程在處理這一問題時，沒有對電路評價建立相關模型，導致邏輯優(yōu)化設計與功能器件設計缺乏統(tǒng)一的設計標準，不能適應飛速發(fā)展的設計要求。

1 MOS晶體管的電學參數(shù)模型

1.1 MOS晶體管的簡單模型

在CMOS工藝條件下，電路邏輯結構由MOS晶體管擔任開關作用來實現(xiàn)。作為平面器件，MOS晶體管的簡單模型如圖1所示。

圖1 MOS晶體管的簡單模型

圖1(a)所示的晶MOS體管平面為一個矩形區(qū)域，分為漏(D)、柵(G)和源(S)三個區(qū)域。各區(qū)電極引出均通過接觸孔連接到上層(布線層)，器件的相互連接由上層的多層布線實現(xiàn)，不占用額外面積。從圖2(b)的縱向結構看，G與其他極被絕緣層阻斷;襯底B與D/S之間存在PN結耗盡區(qū)阻斷，D與S間為高阻狀態(tài)(斷開);當G和B處于不同電平時，G可以通過電場吸引載流子到G區(qū)下面聚集，形成導電溝道，使得D與S間變?yōu)榈妥锠顟B(tài)(導通)。

對于導電溝道中電流流動方向稱為溝道長度(L)，與之垂直的方向為溝道寬度(W);在大規(guī)模數(shù)字集成設計中，通常L受工藝線寬影響，保持為容許的最小值;此時器件的面積與W成正比?？梢詫⒆钚【w管的面積作為面積單位。即使在導通的情況下，溝道也存在一定電阻，該電阻與溝道寬度W成反比。當D/S/G電平狀態(tài)與B不同時，隔離區(qū)會存在電荷聚集，表現(xiàn)出電容現(xiàn)象;各極的電容與相應面積有關，表現(xiàn)為與W成正比。

在簡單模型中，可以認為同一晶體管中D極電容與S極電容相同;根據(jù)VLSI工藝中的實際情況，可以假定D極電容為G極電容的2倍。因此可以將最小晶體管的G極電容作為最小電容單位。MOS器件可以分為PMOS和NMOS兩類，使用的載流子各不相同。隨著集成電路工藝的發(fā)展，兩者在尺度與性能上的差異正日漸縮小。本文對簡單模型忽略這些差異，在后續(xù)分析中，將扇入相同的NAND和NOR器件視為同等性能的器件。

1.2 基本邏輯器件的結構與參數(shù)分析

目前最常用的基本數(shù)字邏輯單元是采用MOS器件互補連接形成，一些典型結構如圖2所示。這些結構在通常的數(shù)字電路教材中均有詳細描述。

圖2 MOS器件互補連接的典型結構

這種邏輯結構的特點為:每個輸入控制2個晶體管(1個P型和1個N型);N型晶體管串聯(lián)構成AND運算，并聯(lián)構成OR運算;P型晶體管采用與N型對偶方式連接;每個器件輸出均為反相輸出。

值得一提的是，與或非/或與非AOI/OAI(ANDOR-INVERTOR/OR-AND-INVERTOR)結構可以采用支路的串/并聯(lián)表達與/或運算，因此在多級與或結構表達中，除了第1級的實際輸入端需要連接晶體管外，后級運算都不需要采用晶體管。這種設計可以節(jié)約晶體管數(shù)量，在基于晶體管設計的時代，曾經(jīng)成為一種重要的設計結構。

當晶體管連接成互補邏輯器件時，器件的輸入端都連接到晶體管的G極，該G極電容之和構成器件的輸入電容;器件的輸出端通過導通支路連接電源形成輸出，導通支路上的電阻構成器件的輸出電阻，而與輸出支路連接的有可能發(fā)生狀態(tài)變化的電容(D極電容和S極電容)構成器件輸出電容。

2 互補邏輯的最小設計及評價方法

邏輯單元電路的評價主要關心其邏輯面積、延遲時間和功耗。邏輯面積為構成該電路的各晶體管面積的總和。延遲時間可以由電路時間常數(shù)RC表達;在最小設計中，導通電阻R被驅動能力限定為固定值，延遲時間可以單純由電容大小表征;涉及的電容應為在信號傳遞中可能發(fā)生狀態(tài)變化的輸入電容和輸出電容。CMOS電路功耗主要為動態(tài)功耗，也與電路中可能發(fā)生狀態(tài)變化的電容大小成正比。

為了得到最大限度的集成效果，電路設計應該在保障最小驅動能力條件下，采用最小尺度設計方案，也就是采用最小寬度或最大輸出電阻設計方案。在此方案中，要求所有導電通道的輸出電阻均保持為統(tǒng)一最大值(在驅動能力容許的條件下)。

最簡單的邏輯器件是反相器。最小反相器可以采用2個最小晶體管連接形成。該反相器具有最低驅動能力限制下的最大輸出電阻。以最小晶體管面積為基本單位，該反相器面積為2。以最小晶體管G極電容為基本單位，反相器輸入電容為2，輸出電容為4。由于延遲時間可用電容大小表達，因此該反相器的延遲時間為6。功耗也與之成正比。

多輸入邏輯器件中最基本的是與非和或非(NAND和NOR)，分別采用晶體管的并聯(lián)和串聯(lián)形成邏輯結構。圖3為NAND(N)的結構形式。

圖3 與非門NAND(N)的結構形式

當晶體管形成串聯(lián)支路時，導通電阻串聯(lián)會導致電阻增大;為了保持輸出電阻的最大限制，需要加寬晶體管溝道以減小每個晶體管的導通電阻。容易看出，若一條支路上有N個晶體管串聯(lián)，則需要將每個晶體管的寬度加大N倍。由于串聯(lián)支路的晶體管數(shù)量與邏輯單元輸入端數(shù)量(扇入)相同，器件的邏輯面積與扇入數(shù)有關。由圖3可見，并聯(lián)支路中可以采用最小晶體管，而串聯(lián)支路中每個晶體管面積都為最小晶體管的N倍。由此可以得到扇入數(shù)與邏輯面積的關系為

晶體管邏輯寬度增加也會導致各極的電容增加，在考慮信號傳遞時可能變化狀態(tài)的電容時，可以由圖3看出，輸入電容與輸出電容均與扇入相關:

由此可見，電路的扇入增加將導致邏輯面積和延遲時間的急劇增加，大扇入器件是不可取的。

利用上述分析方法也可以分析與或非門(AOI)結構的邏輯面積和延遲時間。由于AOI結構中導通支路通常都存在串聯(lián)現(xiàn)象，所有晶體管都需要不同尺度的加大，導致邏輯面積和延遲時間集聚增加。因此在集成電路設計中，幾乎不采用AOI結構。此項分析可以作為課程設計內(nèi)容交給學生去完成(各自選擇不同的AOI結構進行分析，并與相同邏輯的NAND-NAND結構的結果進行比較)。

3 評價方法的應用

3.1 CMOS中的基本邏輯器件的應用

根據(jù)上述分析，大扇入器件占用邏輯面積大，延遲時間長，不適合在集成電路中采用。利用基本邏輯定理(結合律和德摩根定理)，可以將大扇入的NAND/NOR分解為小扇入器件的組合。在圖4中表達了對于4輸入NOR的分解。

圖4 對于4輸入或非門的分解

由圖4可以看出，一旦扇入達到4以上，就應通過分解獲得更好的性能。因此，數(shù)字集成電路中的基本邏輯器件只應包含5種器件:反相器、2輸入NAND/NOR、3輸入 NAND/NOR。此外，傳輸門(TG)也可以作為基本器件用于一些特定的電路中。

3.2 輸出單元設計的應用

集成電路系統(tǒng)輸出單元通常需要強大的對外驅動能力(mA級)。通過加大直接輸出器件的寬度可以使驅動能力增加，但這種增加會使輸出器件的邏輯面積和延遲時間成正比增加。為了盡量實現(xiàn)最小化設計，通常采用反相器組合成輸出緩沖器件實現(xiàn)輸出，一種典型的輸出緩沖設計如圖5所示。

圖5 典型的輸出緩沖設計

由該圖可以看出，采用逐漸擴大驅動能力的緩沖方式，能夠在增加成本不多的條件下，將延遲時間大幅度減少。這已成為集成器件輸出單元的標準設計方式。

4 結語

本文經(jīng)過對典型CMOS電路結構的分析和MOS晶體管參數(shù)的分析，考慮到電路驅動能力對集成度的影響，按照最小設計方式，對邏輯單元電路的輸出電阻實現(xiàn)統(tǒng)一的最大值設計。筆者根據(jù)該設計方式，得到了器件扇入與邏輯面積、輸入/輸出電容、延遲時間和功耗之間的關系。這些關系可以構成對于基本電路單元的評價。利用該評價，可以得出基本電路單元扇入應小于4的結論。

［1］葉佳卓，盧斌，程棟.基于EDA技術的數(shù)字電路實踐教學探討［J］.北京:實驗技術與管理，2010，27(11):249-252

［2］魏堅華，賈熹濱.基于EDA技術推進數(shù)字邏輯課程改革和精品課程建設［J］.北京:計算機教育，2011，16:41-43

［3］朱正偉，周炯如.EDA技術在硬件課程體系教學改革中的應用［J］.南京:電氣電子教學學報，2010，32(6):23-25

［4］陳進，吳柯.從一個工程實例對“數(shù)字電路”教學的反思［J］.南京:電氣電子教學學報，2012，34(2):112-114

［5］顏雪松，樊媛媛等.數(shù)字邏輯課程設計的教學探索［J］.北京:中國科教創(chuàng)新導刊，2008，8:31-31

［6］俎云霄，王衛(wèi)東.基于課程群的電子信息類專業(yè)基礎課教學改革［J］.北京:現(xiàn)代教育技術，2OlO，20(13):34-36

［7］施鍵蘭，趙芮，黃文秀，李冬芬.《數(shù)字邏輯》課程教學改革的探索［J］.廣州:現(xiàn)代計算機:下半月版，2011，19:45-47