基于UltraFlex系統(tǒng)進(jìn)行LVDS接口芯片的測(cè)試方法

蘇 洋

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無(wú)錫 214035）

基于UltraFlex系統(tǒng)進(jìn)行LVDS接口芯片的測(cè)試方法

蘇 洋

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無(wú)錫 214035）

高速接口通常采用差分信號(hào)實(shí)現(xiàn)，LVDS接口可以滿足高速信號(hào)傳輸，對(duì)具備LVDS接口芯片的測(cè)試方法與單端信號(hào)的測(cè)試有較大差別。描述了如何使用UltraFlex測(cè)試系統(tǒng)進(jìn)行LVDS接口芯片的測(cè)試方法，包括通道分配、測(cè)試接口板設(shè)計(jì)和相關(guān)測(cè)試設(shè)置等內(nèi)容。此方案已經(jīng)應(yīng)用于800 Mbps多路LVDS輸入和輸出接口的測(cè)試。

LVDS；ATE；信號(hào)完整性；動(dòng)態(tài)測(cè)試向量

1 引言

LVDS是一種低擺幅的差分信號(hào)技術(shù)，LVDS具有高速率、低功耗、抗干擾能力強(qiáng)、低EMI等優(yōu)點(diǎn)，在高速信號(hào)傳輸中有廣泛應(yīng)用。LVDS接口芯片的驗(yàn)證和測(cè)試對(duì)測(cè)試系統(tǒng)和測(cè)試接口板設(shè)計(jì)均有比較高的要求，本文介紹了如何使用UltraFlex進(jìn)行LVDS接口芯片的測(cè)試，從LVDS接口原理、DUT概述、測(cè)試系統(tǒng)程序設(shè)置和測(cè)試接口板設(shè)計(jì)幾個(gè)方面詳細(xì)介紹了如何完成LVDS接口參數(shù)的測(cè)試。

2 LVDS接口原理

LVDS信號(hào)的基本應(yīng)用如圖1所示，由三個(gè)部分組成，分為驅(qū)動(dòng)器、傳輸介質(zhì)和接收器，傳輸介質(zhì)需要保證差模阻抗為100 Ω，傳輸介質(zhì)可以使用平衡線纜或者PCB印刷線；LVDS接收器輸入阻抗很大，LVDS信號(hào)傳輸時(shí)消耗的功耗基本都由100 Ω電阻產(chǎn)生。LVDS標(biāo)準(zhǔn)信號(hào)要求共模電壓1.2 V，驅(qū)動(dòng)器由一對(duì)電流源組成，此電流源負(fù)責(zé)給差分線提供3.5 mA電流（典型值），因此在100 Ω電阻兩端會(huì)產(chǎn)生擺幅350 mV的差分信號(hào)，LVDS接收端就是通過(guò)檢測(cè)此差分信號(hào)完成信號(hào)傳遞。

LVDS技術(shù)的恒流源模式低擺幅輸出意味著LVDS能高速驅(qū)動(dòng)，例如對(duì)于點(diǎn)到點(diǎn)的連接，傳輸速率可達(dá)800 Mbps，對(duì)于多點(diǎn)互連FR4背板，十塊卡作為負(fù)載插入總線，傳輸速率可達(dá)400 Mbps。

圖1 LVDS接口原理

LVDS器件是用CMOS工藝實(shí)現(xiàn)的，這就提供了低的靜態(tài)功耗。負(fù)載100 Ω終端電阻的功耗僅為1.2 mW；恒流源模式驅(qū)動(dòng)設(shè)計(jì)降低系統(tǒng)功耗，并極大地降低了Icc的頻率成分對(duì)功耗的影響。與其相比，TTL/CMOS收發(fā)器的動(dòng)態(tài)功耗相對(duì)頻率呈指數(shù)上升。

LVDS信號(hào)是低擺幅的差分信號(hào)，差分?jǐn)?shù)據(jù)傳輸方式比單線數(shù)據(jù)傳輸對(duì)共模輸入噪聲有更強(qiáng)的抵抗能力，在兩條差分信號(hào)線上電流方向及電壓振幅相反，噪聲以共模方式同時(shí)耦合到兩條線上。而接收端只關(guān)心兩信號(hào)的差值，于是噪聲被抵消。由于兩條信號(hào)線周圍的電磁場(chǎng)也相互抵消，故比單線信號(hào)傳輸電磁輻射小得多。而且，恒流源驅(qū)動(dòng)模式不易產(chǎn)生振鈴和切換尖鋒信號(hào)，進(jìn)一步降低了噪聲。

LVDS使用低擺幅和低電流實(shí)現(xiàn)了低噪聲和低功耗特性，信號(hào)傳輸速率可以達(dá)到數(shù)百M(fèi)bps，在ANSI/ TIA/EIA-644標(biāo)準(zhǔn)中，推薦最大速率為655 Mbps，理論極限速率為1.923 Gbps。

3 DUT功能概述

此次測(cè)試的LVDS接口芯片是專用集成電路，實(shí)現(xiàn)了特定的算法，其功能框圖見(jiàn)圖2。

DUT為55 nm CMOS工藝，BGA179封裝，0.80 mm節(jié)距。

DATA_IN(0-15)為16對(duì)LVDS高速數(shù)據(jù)輸入接口，正常工作速率為800 Mbps，DATA_OUT(0-13)為14對(duì)LVDS高速數(shù)據(jù)輸出接口，CLK_IN為1對(duì)400 MHz LVDS輸入接口，CLK_OUT為1對(duì)200 MHz LVDS輸出接口，控制信號(hào)和狀態(tài)信號(hào)均為低速信號(hào)，為L(zhǎng)VTTL電平；正常工作時(shí)DUT將LVDS輸入接口接收到數(shù)據(jù)實(shí)時(shí)運(yùn)算，直接送出至DATA_OUT(0-13)接口。

圖2 DUT功能框圖

控制信號(hào)可以設(shè)置芯片內(nèi)部工作時(shí)鐘和CLK_IN的相位關(guān)系，輸出信號(hào)相位也會(huì)有相應(yīng)調(diào)整。芯片內(nèi)部有DLL模塊，可以對(duì)CLK_IN鎖定，每次鎖定的時(shí)刻不固定，輸出數(shù)據(jù)也同鎖定時(shí)刻相關(guān)，芯片每次運(yùn)行的向量實(shí)際是在動(dòng)態(tài)變化的，如果要ATE每次都能準(zhǔn)確對(duì)齊輸出數(shù)據(jù)有一定難度。

4 測(cè)試實(shí)現(xiàn)過(guò)程

4.1測(cè)試系統(tǒng)設(shè)置

UltraFlex測(cè)試系統(tǒng)配置UP800模塊，可以工作在800 Mbps速率下，單獨(dú)一塊UP800板卡有128個(gè)單端通道，或者配置成64對(duì)差分通道；為了保證測(cè)試接口板走線信號(hào)完整性，減少通道間串?dāng)_，使用2塊UP800模塊分配32對(duì)差分通道。

UltraFlex的測(cè)試程序開(kāi)發(fā)軟件是IG-XL，針對(duì)差分信號(hào)的測(cè)試需要進(jìn)行特定的設(shè)置才能正確測(cè)試，在pinMap、channel、level、timeSet、pat格式的設(shè)置同單端信號(hào)的測(cè)試均有區(qū)別；pat在single模式下（NR格式）只能達(dá)到250 Mbps，單獨(dú)使用DUAL模式或2×模式，也只能達(dá)到500 Mbps，必須使用DUAL 2×模式才能到達(dá)到800 Mbps，DUAL 2×模式下pat格式和timeSet也有特定要求。下面針對(duì)以上有特定約束的設(shè)置進(jìn)行詳細(xì)描述。

pinMap中需要明確差分信號(hào)對(duì)，使用GROUP將一對(duì)差分信號(hào)組合成差分組，GROUP類型必須選擇diff；通過(guò)差分GROUP設(shè)置后，程序的其他參數(shù)設(shè)置就可以將差分信號(hào)當(dāng)成一個(gè)信號(hào)來(lái)處理，不用重復(fù)設(shè)置差分兩個(gè)信號(hào)。

channel分配很關(guān)鍵，差分信號(hào)的P端必須分配到2×n通道，差分信號(hào)的N端必須分配到2×n+1通道，n為0~63的整數(shù)。差分信號(hào)GROUP的信號(hào)設(shè)置同P端信號(hào)一致。

level設(shè)置，按照規(guī)范設(shè)置差分信號(hào)共模電壓和擺幅，差分輸出信號(hào)的測(cè)試同正常應(yīng)用存在一些區(qū)別，LVDS接口標(biāo)準(zhǔn)要求接收端必須有100 Ω電阻，共模電平由DUT提供，ATE測(cè)試時(shí)（如圖3所示），ATE PPMU選擇VT模式，也可以實(shí)現(xiàn)差分100 Ω匹配，但是通過(guò)P端和N端串接兩個(gè)50 Ω電阻實(shí)現(xiàn)的，兩個(gè)電阻中間還由ATE提供了可以調(diào)整的電壓VT，VT設(shè)置同輸出共模保持一致。如果DUT共模同規(guī)范存在偏差，對(duì)差分信號(hào)電平的檢測(cè)也會(huì)存在偏差。

圖3 差分信號(hào)測(cè)試組網(wǎng)

timeSet必須選擇NR格式，輸入數(shù)據(jù)和輸出數(shù)據(jù)均需設(shè)置2×數(shù)據(jù)的第一位和第二位時(shí)刻。

pat設(shè)置，差分引腳設(shè)置成兩個(gè)獨(dú)立的信號(hào)，也可以按照差分信號(hào)組只設(shè)置一個(gè)信號(hào)。設(shè)置成兩個(gè)獨(dú)立的信號(hào)可以針對(duì)P、N信號(hào)分別調(diào)節(jié)比較電平，調(diào)試時(shí)比較直觀。

4.2測(cè)試接口板設(shè)計(jì)

該DUT工作速度要求達(dá)到800 Mbps，對(duì)測(cè)試接口板的設(shè)計(jì)要求比較高，要求高速信號(hào)的走線長(zhǎng)度盡可能一致，需要進(jìn)行阻抗匹配，如果測(cè)試接口板設(shè)計(jì)不當(dāng)，阻抗匹配不好會(huì)產(chǎn)生反射，信號(hào)失真，DUT輸入數(shù)據(jù)會(huì)受到影響，無(wú)法得到正確的數(shù)據(jù)，計(jì)算結(jié)果也會(huì)出錯(cuò)；也可能DUT接收到正確的數(shù)據(jù)，計(jì)算正確，輸出結(jié)果也正確，但是信號(hào)失真可能導(dǎo)致ATE無(wú)法接收到正確的輸出數(shù)據(jù)，產(chǎn)生誤判或者測(cè)試結(jié)果不穩(wěn)定；信號(hào)線之間沒(méi)有合理分配則可能導(dǎo)致串?dāng)_，同樣會(huì)影響測(cè)試結(jié)果的正確性。DUT封裝為0.8 mm節(jié)距的BGA封裝，封裝比較小，BGA管腳之間的走線不可能走太寬，對(duì)信號(hào)完整性存在一定影響。下面詳細(xì)描述高速測(cè)試接口板設(shè)計(jì)需要遵守的原則。

測(cè)試接口板層疊設(shè)計(jì)，高速信號(hào)相鄰層需要用完整的地層或電源層，高速信號(hào)和低速信號(hào)盡可能分層布線，避免高速信號(hào)受到影響。本次測(cè)試接口板設(shè)計(jì)采用8層PCB，首層和底層走LVDS高速信號(hào)，底層LVDS信號(hào)不經(jīng)過(guò)過(guò)孔，首層LVDS信號(hào)只經(jīng)過(guò)1個(gè)過(guò)孔，第二層和第七層為地層，第三層分配給LVTTL信號(hào)，其余三層分給6組電源。

元器件封裝選擇：DUT LVDS輸入端需要加100 Ω匹配電阻，在高頻電路中需要盡可能選擇小封裝器件，針對(duì)800 Mbps速率，選擇0603封裝電阻即可，焊接難度一般；但是DUT輸入輸出差分信號(hào)對(duì)總共32對(duì)，并且輸入LVDS也是集中在一起，電阻距離器件pad距離需要小于1 cm，選擇0603器件無(wú)法滿足以上約束，因此只能選擇0402封裝電阻。

布局：將0402貼片電阻交錯(cuò)放置在首層和底層，因DUT插座放置在首層，占用空間比較大，首層電阻距離DUT pad比較遠(yuǎn)，但也滿足小于1 cm的要求。

LVDS差分信號(hào)阻抗需要滿足100 Ω阻抗匹配，布線選用152 μm線寬，間距152 μm；因DUT pad間距太小，考慮到加工精度，DUT pad間線寬改為102 μm。

鋪地層設(shè)計(jì)：高速信號(hào)回流要求高速信號(hào)走線不跨區(qū)域，高速信號(hào)相鄰地層劃開(kāi)不能影響到高速信號(hào)走線，如果必須分區(qū)，可以使用搭接地橋的方法實(shí)現(xiàn)。

4.3調(diào)試關(guān)鍵技術(shù)

此款DUT每次上電啟動(dòng)后鎖定時(shí)間不一致，鎖定后的輸入數(shù)據(jù)時(shí)序和輸出數(shù)據(jù)均受到鎖定時(shí)間的影響，UltraFlex必須能根據(jù)實(shí)際情況進(jìn)行動(dòng)態(tài)調(diào)整測(cè)試向量，保證ATE向量同DUT輸出剛好匹配上。

本次測(cè)試使用的UltraFlex UP800板卡，最大測(cè)試速率剛好為800 Mbps，滿足此款芯片的測(cè)試要求；但是在500 Mbps以上就必須選擇Dual 2×模式，Dual 2×模式下，Pattern可以實(shí)現(xiàn)800 Mbps 的速度，但是控制Pattern運(yùn)行的opCode卻只能運(yùn)行到400 Mbps，響應(yīng)速度慢了一半。

ATE同DUT同步過(guò)程：首先使用opCode中的“match”功能，捕捉到DUT 鎖定輸出信號(hào)DLL_LOCKED，當(dāng)DLL_LOCKED變高后，即表示DUT已經(jīng)鎖定到輸入時(shí)鐘，可以進(jìn)行后續(xù)的數(shù)據(jù)輸入、運(yùn)算、數(shù)據(jù)輸出。具體使用方法如下：

設(shè)置分支跳轉(zhuǎn)條件為fail（branch_con = fail）；

設(shè)置match 用計(jì)數(shù)器（set_msb=2000，set c0=2000），根據(jù)芯片的鎖定時(shí)間設(shè)置計(jì)數(shù)器次數(shù)，保證芯片在match循環(huán)周期內(nèi)可以鎖定；

將match 用計(jì)數(shù)器壓入堆棧（push c0）；

設(shè)置match信號(hào)：（將DLL_LOCKED信號(hào)置為L(zhǎng)，待DLL_LOCKED信號(hào)變高后會(huì)滿足跳轉(zhuǎn)條件fail，跳轉(zhuǎn)至對(duì)應(yīng)的測(cè)試向量），因?yàn)锳TE有255行的流水線深度，出現(xiàn)fail時(shí)并不是馬上跳轉(zhuǎn)，DUAL 2×模式下跳轉(zhuǎn)后實(shí)際已經(jīng)距離DLL_LOCKED變高晚了1020行測(cè)試向量；

設(shè)置match到標(biāo)簽：match到DLL_LOCKED變高將跳轉(zhuǎn)至此行。

以上5步即完成了DLL鎖定的匹配。但是匹配后仍然存在很大概率的測(cè)試錯(cuò)誤問(wèn)題，根據(jù)DLL鎖定特性分析出錯(cuò)情況，鎖定時(shí)刻為輸入時(shí)鐘周期（Tperiod）的整數(shù)倍，DLL鎖定時(shí)刻為T(mén)lock，match跳轉(zhuǎn)時(shí)刻（Tjump）為4行測(cè)試向量的整數(shù)倍，如上時(shí)刻關(guān)系公式為：

M為正整數(shù)。

N為大于255的正整數(shù)。

將式（1）、（2）帶入式（3）會(huì)得出：

N=M/2 + 255，如果M為偶數(shù)，N也為正整數(shù)，滿足要求；如果M為奇數(shù)，N則無(wú)解，會(huì)導(dǎo)致測(cè)試向量出錯(cuò)。

將DUT測(cè)試速度降為400 Mbps，將DUAL 2×模式改為2×模式，opCode執(zhí)行速度也為400 Mbps，進(jìn)行多次測(cè)試，功能測(cè)試很穩(wěn)定，沒(méi)有出錯(cuò)情況。

M為奇數(shù)就是導(dǎo)致概率出錯(cuò)問(wèn)題，針對(duì)此問(wèn)題提出了多種解決方案：

使用opCode代碼執(zhí)行速度更高的測(cè)試板卡，可以達(dá)到800 Mbps的執(zhí)行速度，不用DUAL模式，Tjump可以實(shí)現(xiàn)N×Tperiod，保證奇數(shù)行和偶數(shù)行均能跳轉(zhuǎn)。但是新采購(gòu)測(cè)試板卡，測(cè)試進(jìn)度會(huì)受到影響，并且測(cè)試成本也會(huì)增加。

使用DSSC抓取輸出的數(shù)據(jù)，比對(duì)測(cè)試結(jié)果；制作DSSC PAT時(shí)，DUAL 2×模式下無(wú)法輸入成功轉(zhuǎn)換測(cè)試碼，高速下此方法不可行。

使用根據(jù)同一顆芯片概率性鎖定到奇數(shù)行和偶數(shù)行的情況，使用多次復(fù)位，有一次鎖定到偶數(shù)行，功能即可以PASS。每次測(cè)試設(shè)置超時(shí)時(shí)間為10 s，重復(fù)執(zhí)行30次，發(fā)現(xiàn)成功概率明顯提升，但是每次測(cè)試時(shí)間也會(huì)延長(zhǎng)，并且仍然有一定概率測(cè)試失敗。

將測(cè)試向量改奇數(shù)行和偶數(shù)行都可以匹配到的測(cè)試向量，再增加一次奇數(shù)行測(cè)試向量的match，如果是偶數(shù)行則直接向下執(zhí)行；如果是奇數(shù)行則跳轉(zhuǎn)至新增的奇數(shù)行PAT執(zhí)行。但是由于測(cè)試向量行數(shù)達(dá)到70萬(wàn)行，必須使用VM才能完整裝載奇數(shù)行向量和偶數(shù)行向量，match必須在SRM向量中實(shí)現(xiàn)，制作PAT時(shí)無(wú)法從SRM跳轉(zhuǎn)至VM中的標(biāo)簽，此方法未實(shí)現(xiàn)。

在方法四的基礎(chǔ)上進(jìn)行一些改進(jìn)，奇數(shù)行測(cè)試向量match到后，將輸入時(shí)鐘暫停一個(gè)周期提供，沒(méi)有匹配到（偶數(shù)行情況）則正常執(zhí)行測(cè)試向量。使用此方法在奇數(shù)行情況時(shí)剛好錯(cuò)開(kāi)一個(gè)周期，后續(xù)測(cè)試向量不用更改，完美匹配到后續(xù)測(cè)試向量，經(jīng)100次LOOP執(zhí)行，穩(wěn)定PASS。

5 測(cè)試結(jié)論

經(jīng)過(guò)兩個(gè)DUT版本的測(cè)試，測(cè)試接口板和測(cè)試系統(tǒng)設(shè)置均能滿足800 Mbps的測(cè)試要求，功能穩(wěn)定測(cè)試，常溫下直流參數(shù)和交流參數(shù)測(cè)試結(jié)果滿足產(chǎn)品規(guī)范要求。DUT的LVDS信號(hào)相關(guān)規(guī)范和實(shí)測(cè)結(jié)果如表1，VID使用儀表測(cè)試也是0.2 V，ATE測(cè)試結(jié)果同儀表測(cè)試結(jié)果一致。

表1 LVDS信號(hào)規(guī)范和實(shí)測(cè)結(jié)果

[1] 郭之光. LVDS（Low-Voltage Diferential Signaling）設(shè)計(jì)及應(yīng)用[J]. 20070101. 2.

[2] 張松松，劉飛飛. 高速電路板級(jí)信號(hào)完整性設(shè)計(jì)[J]. 電子科技，2013，26（10）.

Method of IC with LVDS Interface Testing

SU Yang
（China Electronics Technology Group Corporation No.58Research Institute,Wuxi214035,China）

The differential signal can be used as high speed interface, LVDS interface can afford high speed translation, the method of testing LVDS interface has great difference form single signal. The paper describe the method of using UltraFlex to test IC with LVDS interface, the content include how to assign ATE channel, how to design DUT PCB and other test techniques. The method is already used for LVDS input and output signal at 800 Mbps.

LVDS; ATE; signal integrality; dynamic pattern

TN407

A

1681-1070（2014）10-0004-04

2014-06-11