FPGA 實現(xiàn)海德漢絕對式編碼器與上位機的智能通訊

陳 琳，鐘 文，韋慶情，潘海鴻，羅海國，黃炳瓊

(1．廣西大學(xué)，廣西南寧530004;2．廣西制造系統(tǒng)與先進制造技術(shù)重點實驗室，廣西南寧530004)

0 引 言

隨著現(xiàn)代工業(yè)快速發(fā)展，精密數(shù)控機床、工業(yè)機器人等工廠設(shè)備對伺服驅(qū)動系統(tǒng)提出越來越高的要求，準(zhǔn)確測量控制對象的位置信息對提高伺服系統(tǒng)的控制精度十分重要［1］。光電編碼器具有精度高、慣量小、穩(wěn)定性好等優(yōu)點被廣泛應(yīng)用于需要檢測角度的裝置和設(shè)備中，如回轉(zhuǎn)臺、數(shù)控機床、機器人等［2］。

絕對式編碼器作為一種融合數(shù)字技術(shù)的精密測角裝置，其輸出位置值和電機軸的位置一一對應(yīng)，便于記憶和保存，且可實現(xiàn)快速、及時、準(zhǔn)確的位置檢測與控制［3］。絕對式編碼器數(shù)據(jù)輸出方式一般采用串行通訊方式。EnDat 接口協(xié)議采用全雙工同步串行數(shù)據(jù)傳輸方式，具有連線簡單、傳輸速度快、抗干擾能力強等優(yōu)點，通常作為海德漢編碼器、光柵尺的通用數(shù)據(jù)傳輸接口協(xié)議，并已成為行業(yè)標(biāo)準(zhǔn)［4］。海德漢公司提供專用數(shù)據(jù)處理芯片供用戶使用，即將海德漢絕對式編碼器輸出的串行信號輸送到上位機控制器中處理，但該芯片通常價格比較昂貴。為了實現(xiàn)EnDat 絕對式編碼器與上位機之間的通訊，提出采用FPGA 實現(xiàn)對EnDat (EnDat 2．1 和EnDat 2．2)絕對式編碼器通訊接口電路設(shè)計。

1 EnDat 接口協(xié)議介紹

海德漢編碼器的雙向數(shù)字接口——EnDat 接口，不僅能給絕對式和增量式編碼器傳輸它們的位置值，而且還可以傳輸或更新在編碼器中所存儲的信息。EnDat 接口協(xié)議典型時序如圖1 所示［5］，數(shù)據(jù)幀傳輸周期從時鐘信號CLOCK 的第一個下降沿開始，編碼器就開始保存測量值并且計算位置值;兩個時鐘信號周期后，編碼器接收后續(xù)電子設(shè)備發(fā)送的模式指令;經(jīng)tcal時間后，編碼器從S 開始向后續(xù)電子設(shè)備進行數(shù)據(jù)的傳輸;圖1 中錯誤位F1 和F2一般只存在EnDat 2．2 指令中，它們是檢測類信號，表示編碼器發(fā)生可導(dǎo)致不正確位置信息的故障;編碼器從最低有效位(LSB)開始發(fā)送絕對位置值，直到發(fā)送完5 位循環(huán)冗余校驗碼(CRC)，這才完成一個傳輸周期的數(shù)據(jù)幀傳輸。

圖1 EnDat 接口典型時序圖［5］

在數(shù)據(jù)幀結(jié)尾處，通常時鐘信號和數(shù)據(jù)信號必須被置為高電平，再經(jīng)過tm時間后，數(shù)據(jù)信號由高電平變?yōu)榈碗娖?，維持低電平tR時間之后，時鐘信號才可以再次啟動新的一次數(shù)據(jù)傳輸。編碼器恢復(fù)時間tm通常為10 μs 到30 μs，但采用EnDat2. 2 接口的編碼器可通過參數(shù)設(shè)置將編碼器的恢復(fù)時間tm設(shè)置為1.25 μs 到3．75 μs;tR最大為500 ns。

2 EnDat 絕對式編碼器智能通訊接口設(shè)計

基于FPGA 芯片的EnDat 絕對式編碼器智能通訊接口結(jié)構(gòu)框圖如圖2 所示。其包括絕對式編碼器接口、信號調(diào)理電路、FPGA 內(nèi)部處理電路、上位機和時鐘。絕對式編碼器接口外接EnDat 絕對式編碼器;信號調(diào)理電路由RS－485 收發(fā)芯片1、RS－485收發(fā)芯片2、光電隔離電路1、光電隔離電路2 組成;以FPGA 芯片為核心，實現(xiàn)編碼器與上位機的智能通訊。在Altera 公司Quartus II 7．2 集成環(huán)境下運用硬件描述語言［6］Verilog HDL 編寫程序完成所設(shè)計的整個FPGA內(nèi)部處理電路功能模塊(圖2):并行接口模塊、配置寄存器組模塊、時鐘分頻模塊、時序邏輯控制模塊、時鐘發(fā)送模塊、指令集寄存器模塊、數(shù)據(jù)發(fā)送模塊、數(shù)據(jù)接收模塊和接收寄存器組模塊，實現(xiàn)EnDat 絕對式編碼器輸出串行數(shù)據(jù)的解碼轉(zhuǎn)換等處理;其主程序流程圖如圖3 所示。

圖2 EnDat 絕對式編碼器通訊接口結(jié)構(gòu)框圖

圖3 FPGA 內(nèi)部處理電路的主程序流程圖

結(jié)合圖2 中對FPGA 中各個功能模塊闡述如下。

時鐘分頻模塊可以根據(jù)配置寄存器組模塊中的配置信息值，對輸入的時鐘信號進行分頻產(chǎn)生所需頻率的同步時鐘信號Tclk。

在可編程邏輯器件完成初始化后，時序邏輯控制模塊產(chǎn)生使能信號en1、en2、en3、en4 和DE。當(dāng)使能信號en1 有效時，時鐘發(fā)送模塊接收同步時鐘信號Tclk，并將該同步時鐘信號Tclk 由光電隔離電路1、RS－485 收發(fā)芯片1 發(fā)送到絕對式編碼器接口;使能信號en2 有效時，指令集寄存器模塊根據(jù)并行接口模塊發(fā)送的指令選擇信號對指令集寄存器模塊中存儲的并行模式指令進行選擇，并將選擇的并行模式指令輸送給數(shù)據(jù)發(fā)送模塊;使能信號en3 有效時，數(shù)據(jù)發(fā)送模塊將指令集寄存器模塊輸出的并行模式指令轉(zhuǎn)換為串行模式指令DTx，該串行模式指令DTx 經(jīng)光電隔離電路2 和RS－485 收發(fā)芯片2發(fā)送到絕對式編碼器接口;使能信號en4 有效時，數(shù)據(jù)接收模塊開始檢測經(jīng)絕對式編碼器接口、RS －485 收發(fā)芯片2、光電隔離電路2 傳輸來的串行數(shù)據(jù)DRx 的上升沿，一旦上升沿到來說明接收到數(shù)據(jù)起始位S，啟動數(shù)據(jù)接收模塊接收串行數(shù)據(jù)DRx，并對該串行數(shù)據(jù)DRx 進行串并轉(zhuǎn)換和CRC 校驗，且將校驗正確的并行數(shù)據(jù)更新到接收寄存器組模塊;使能信號DE 用于控制切換RS－485 收發(fā)芯片2 的工作狀態(tài)。

由于EnDat 傳輸?shù)臄?shù)據(jù)類型分為位置值、位置值及附加信息或參數(shù)，且編碼器發(fā)送的數(shù)據(jù)類型由后續(xù)電子設(shè)備發(fā)送給編碼器的模式指令決定。因此，基于FPGA 所設(shè)計出的EnDat 絕對式編碼器智能通訊接口具有多種工作狀態(tài)，以滿足不同的數(shù)據(jù)幀格式要求。其工作狀態(tài)包括:讀編碼器位置值、讀編碼器位置值及附加信息、讀編碼器參數(shù)等。這些工作狀態(tài)可以由上位機通過并行接口模塊向配置寄存器組模塊寫入配置信息值:發(fā)送給編碼器同步時鐘的頻率信息值、編碼器傳輸位置值所需的時鐘脈沖數(shù)信息值等。這些配置信息值分別被傳送給時序控制模塊和時鐘分頻模塊進而產(chǎn)生相應(yīng)的使能信號en1、en2、en3、en4、DE 和所需頻率的同步時鐘信號Tclk。

3 實驗與結(jié)果

根據(jù)圖2 搭建基于FPGA 的EnDat 絕對式編碼器智能通訊接口實驗平臺，如圖4 所示。伺服電機型號為SGMPH－01A1A21;海德漢絕對式編碼器型號是ECN1313，遵循EnDat 2．2 數(shù)字接口協(xié)議，絕對位置值為13 位;調(diào)理電路板實現(xiàn)海德漢絕對式編碼器輸出信號進行差分變單端、光電隔離等調(diào)理左右;采用EP1C6Q240C8 型芯片作為FPGA 板核心，根據(jù)圖1～圖3 編程實現(xiàn)智能通訊接口;實驗過程中用邏輯分析儀采集FPGA 輸出信號進行實驗結(jié)果分析。

圖4 EnDat 絕對式編碼器智能通訊接口實驗平臺

實驗中，編碼器智能通訊接口數(shù)據(jù)傳輸速率設(shè)定為1 MHz，數(shù)據(jù)采集結(jié)果如圖5 所示。圖5 中使能信號DE 為高電平時RS－485 收發(fā)芯片2 切換為發(fā)送狀態(tài);當(dāng)DE 為低電平時，RS－485 收發(fā)芯片2切換為接收狀態(tài)，F(xiàn)PGA 接收串行數(shù)據(jù)，并進行串并轉(zhuǎn)換和CRC 檢驗;當(dāng)CRC 校驗結(jié)果為低電平表示一幀數(shù)據(jù)傳輸正確，并將該幀并行數(shù)據(jù)更新到接收寄存器組模塊。圖5 中接收到編碼器位置值以1 為基數(shù)遞增，表示伺服電機正方向旋轉(zhuǎn)。

圖5 實驗數(shù)據(jù)采集圖

上述實驗結(jié)果證明，所提出的基于FPGA 的EnDat 絕對式編碼器通訊接口設(shè)計方案可行，能夠完成對EnDat 絕對式編碼器輸出的串行數(shù)據(jù)進行串并轉(zhuǎn)換、CRC 校驗等處理，并可實現(xiàn)EnDat 絕對式編碼器與上位機之間的智能通訊。

4 結(jié) 語

根據(jù)海德漢公司EnDat 接口協(xié)議，采用Verilog HDL 語言設(shè)計出基于FPGA 的EnDat 絕對式編碼器智能通訊接口。通過實驗平臺驗證了所設(shè)計的智能通訊接口可完成對接收到的串行數(shù)據(jù)進行串并轉(zhuǎn)換、CRC 校驗等處理，實現(xiàn)EnDat 絕對式編碼器與上位機之間的通訊。此外該設(shè)計可通過改變FPGA內(nèi)部配置寄存器組模塊中的配置信息值，進而改變接口工作狀態(tài)，可連接不同型號的EnDat 絕對式編碼器。這表明基于FPGA 的智能通訊接口具有很強的實用性，可以替代專用接口芯片，為實現(xiàn)通過上位機獲取電機準(zhǔn)確的位置信息提供一種新的方法。

［1］ 馬有良，任同．光電編碼器脈沖檢測電路設(shè)計［J］．儀表技術(shù)與傳感器，2009(10):76－77．

［2］ 劉琳，陳建平．通過ENDAT 接口獲取絕對編碼器位置［J］．微電機，2009，42(12):77－79．

［3］ 史敬灼，王秀麗，徐殿國．交流伺服系統(tǒng)光電編碼器信號處理電路設(shè)計與實現(xiàn)［J］．微特電機，2007，35(11):18－19．

［4］ Heidenhain．Endat 2．2 position encoder bi－directional interface［M］．Heidenhain 公司，2011．

［5］ Heidenhain．Endat 2．2 位置編碼器雙向數(shù)字接口［DB /OL］．http:/ /www．haidenhain．com．cn．

［6］ 夏宇聞．復(fù)雜數(shù)字電路與系統(tǒng)的Verilog HDL 設(shè)計技術(shù)［M］．北京:北京航空航天大學(xué)出版社，1999．