嵌入式AES加密存儲(chǔ)器的硬件實(shí)現(xiàn)

馮 妮，張會(huì)新，盧一男，劉文怡

（中北大學(xué)a.儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室;b.電子測(cè)試技術(shù)重點(diǎn)實(shí)驗(yàn)室，山西太原 030051）

嵌入式AES加密存儲(chǔ)器的硬件實(shí)現(xiàn)

馮 妮，張會(huì)新，盧一男，劉文怡

（中北大學(xué)a.儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室;b.電子測(cè)試技術(shù)重點(diǎn)實(shí)驗(yàn)室，山西太原 030051）

介紹了一種基于FPGA的AES硬件加密系統(tǒng)，該系統(tǒng)實(shí)現(xiàn)了電子數(shù)據(jù)的加密及存儲(chǔ)。詳細(xì)說(shuō)明了AES加密算法的FPGA架構(gòu)，AES核心算法的接口時(shí)序設(shè)計(jì)，AES加密存儲(chǔ)器的硬件設(shè)計(jì)以及算法驗(yàn)證。硬件加密較之軟件加密有實(shí)時(shí)性高、數(shù)據(jù)量大以及性能好的特點(diǎn)。FPGA開(kāi)發(fā)周期短的特點(diǎn)與AES靈敏性好、實(shí)現(xiàn)效率高、安全性能高的優(yōu)勢(shì)相輔相成，為需要保密的電子數(shù)據(jù)提供更加可靠的保證。

AES;FPGA;數(shù)據(jù)加密;加密存儲(chǔ)器

隨著人們對(duì)信息安全的要求越來(lái)越高，電子數(shù)據(jù)加密技術(shù)也逐步登上歷史舞臺(tái)。因?yàn)锳ES加密算法具有靈活性高、容易實(shí)現(xiàn)、對(duì)稱加密的特點(diǎn)，已被廣泛應(yīng)用于各行各業(yè)。其算法塊的大小可變?yōu)?28，192，256位，密鑰位寬有128，192，256 三種且對(duì)應(yīng)的加解密輪數(shù)為 10，12，14輪［1－2］?；谲浖用芩惴ㄓ猩蓵r(shí)間長(zhǎng)、執(zhí)行速度慢的缺點(diǎn)，硬件加密算法的可塑性則受到了人們的廣泛關(guān)注。它具有高速性、靈活性和易維護(hù)性的特點(diǎn)，同時(shí)用硬件實(shí)現(xiàn)加密，即可將加密生成過(guò)程封裝于芯片中，很難被盜者篡取，安全性更高。

1 系統(tǒng)構(gòu)成

本系統(tǒng)以Spantan－2系列的XC2S300E為中控邏輯單元，主要完成數(shù)據(jù)的硬件加密及Flash存儲(chǔ)。存儲(chǔ)器接收到采編器采集的數(shù)字量，進(jìn)行解碼后緩存入FIFO，對(duì)FIFO中的數(shù)據(jù)進(jìn)行AES加密，由FPGA控制加密數(shù)據(jù)的讀與寫(xiě)，最后通過(guò)上位機(jī)將Flash中的加密數(shù)據(jù)進(jìn)行分析和處理，得到的數(shù)據(jù)就是前端設(shè)備傳輸?shù)膶?shí)測(cè)數(shù)據(jù)。主要的參數(shù)如下:1）AES加密算法的數(shù)據(jù)吞吐率為90 Mbit/s;

2）明文輸入和密文輸出接口為128位，密鑰長(zhǎng)度為128位;

3）密鑰注入方式為編程器燒制。系統(tǒng)框圖如圖1所示。

圖1 系統(tǒng)結(jié)構(gòu)圖

2 系統(tǒng)設(shè)計(jì)

2.1 AES加密的FPGA架構(gòu)

AES加密的內(nèi)部架構(gòu)主要包含五大模塊，如圖2所示。當(dāng)FPGA檢測(cè)到開(kāi)始加密的指令后，初始化序列模塊將輸入的128位明文按照矩陣排列，同時(shí)初始密鑰根據(jù)子密鑰生產(chǎn)模型進(jìn)行10輪變換，從而快速產(chǎn)生10輪子密鑰。初始化后的128位明文和子密鑰經(jīng)過(guò)10輪迭代后得到密文［3－4］。結(jié)束序列模塊主要負(fù)責(zé)將輪變換后的密文進(jìn)行反矩陣排列，排列后的128位密文則傳送到輸出端口。當(dāng)FPGA收到結(jié)束加密的指令時(shí)，即完成加密過(guò)程，與此同時(shí)將128位密文數(shù)據(jù)存入Flash進(jìn)行長(zhǎng)期存儲(chǔ)。

圖2 FPGA內(nèi)部結(jié)構(gòu)圖

2.2 接口時(shí)序設(shè)計(jì)

數(shù)據(jù)的準(zhǔn)確采集和完整接收是存儲(chǔ)器進(jìn)行存儲(chǔ)的前提［5］。本設(shè)計(jì)在12個(gè)clk內(nèi)實(shí)現(xiàn)了128位明文的數(shù)據(jù)加密。當(dāng)?shù)?個(gè)clk來(lái)臨時(shí)，load信號(hào)被拉高，在總線上會(huì)采樣到128位明文，同時(shí)初始密鑰會(huì)被裝載到密鑰擴(kuò)展模塊中。通過(guò)加密系列運(yùn)算，10個(gè)clk內(nèi)完成了10輪加密循環(huán)。在第12個(gè)clk內(nèi)，輸出總線上會(huì)采集到128位密文。FPGA控制done信號(hào)被拉高，此時(shí)128位密文被送到輸出端口。具體時(shí)序圖如圖3所示。

圖3 AES加密的接口時(shí)序圖

2.3 嵌入式加密存儲(chǔ)器硬件設(shè)計(jì)

嵌入式加密存儲(chǔ)器就是將AES加密過(guò)程封裝于存儲(chǔ)器的主控芯片中，實(shí)現(xiàn)數(shù)據(jù)流的加密與存儲(chǔ)功能，既增強(qiáng)了系統(tǒng)的可靠性，也保證了電子數(shù)據(jù)的安全性。采用Spantan－2系列的XC2S300E作為本設(shè)計(jì)的主控芯片，是因?yàn)樗拈T(mén)陣列數(shù)最高可達(dá)300 000個(gè)，可利用的最多的I/O口有329個(gè)，CLB總共有1 536個(gè)，BLOCK RAM BITS為64 kbit，可配置邏輯塊豐富以及芯片時(shí)鐘遠(yuǎn)遠(yuǎn)大于工作時(shí)鐘等都已經(jīng)為數(shù)據(jù)加密存儲(chǔ)器增加了很高的可靠性［6－8］。

在硬件設(shè)計(jì)中，F(xiàn)PGA時(shí)鐘頻率選用60 MHz，12個(gè)clk內(nèi)完成128位明文的一次加密過(guò)程。在ISE中生成的FPGA原理圖如圖4所示。首先，存儲(chǔ)器將接收到的pcm數(shù)字量進(jìn)行解碼處理，解碼后的數(shù)據(jù)緩存入內(nèi)部FIFO進(jìn)行速度匹配。data8to128主要是將USBFIFO內(nèi)的8位數(shù)字量匹配為128位的明文，然后AES模塊對(duì)明文進(jìn)行加密處理。最后，將加密完的128位密文寫(xiě)入外部FIFO，此模塊采用IDT7207作為緩存芯片來(lái)匹配速度。

3 系統(tǒng)驗(yàn)證

圖4 FPGA原理圖

本系統(tǒng)采用硬件描述語(yǔ)言（VHDL）進(jìn)行程序編寫(xiě)，使用（chipscope）硬件在線仿真軟件對(duì)嵌入式AES加密系統(tǒng)進(jìn)行實(shí)驗(yàn)驗(yàn)證［8］。AES加密在FPGA中實(shí)現(xiàn)的驗(yàn)證步驟如下:1）先對(duì)AES加密模塊中各子模塊進(jìn)行驗(yàn)證;2）再對(duì)AES加密模塊進(jìn)行整體算法驗(yàn)證。工程項(xiàng)目中會(huì)使用不同組的明文和密鑰來(lái)驗(yàn)證結(jié)論的正確性。本設(shè)計(jì)針對(duì)一組明文和密鑰進(jìn)行仿真，經(jīng)過(guò)驗(yàn)證可得出密文是正確的。圖5是對(duì)整體算法進(jìn)行驗(yàn)證，其中，明文為128位，共16 byte，經(jīng)過(guò)10輪子循環(huán)得到128位密文。

由圖5可知:明文為32 43 F6 A8 88 5A 30 8D 31 31 98 A2 E0 37 07 34;密文為39 25 84 1D 02 DC 09 FB DC 11 85 97 19 6A 0B 32。

4 結(jié)束語(yǔ)

本設(shè)計(jì)是在研究AES加密算法的基礎(chǔ)上實(shí)現(xiàn)了電子數(shù)據(jù)的加密與存儲(chǔ)。與一般的固態(tài)存儲(chǔ)器相比，加密存儲(chǔ)器先將前端設(shè)備傳來(lái)的數(shù)據(jù)進(jìn)行加密處理，再送進(jìn)Flash進(jìn)行存儲(chǔ)，數(shù)據(jù)的安全性和系統(tǒng)的可靠性已經(jīng)在工程項(xiàng)目中得到體現(xiàn)。AES加密領(lǐng)域可優(yōu)化的地方還有很多，比如密鑰長(zhǎng)度可擴(kuò)展到192位或256位，那么基于AES－192或AES－256的加密存儲(chǔ)器也有待應(yīng)用于各行各業(yè)中。

圖5 AES算法的chipscope驗(yàn)證（截圖）

:

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張會(huì)新（1980— ），博士，主研動(dòng)態(tài)測(cè)試技術(shù)及智能儀表等;

盧一男（1988— ），碩士生，主研電路與系統(tǒng);

劉文怡（1970— ），博士生導(dǎo)師。

Implementation of Embedded AES Encryption Algorithm in Hardware

FENG Ni，ZHANG Huixin，LU Yinan，LIU Wenyi

（a.Key Laboratory of Instrumentation Science＆Dynamic Measurement;b.Science and Technology on Electronic Test＆Measurement Laboratory，North University of China，Taiyuan 030051，China）

An AES hardware encryption system which achieves the target data encryption based on FPGA is introduced in this paper.The overall structure of AES encryption algorithm，the interface timing design of the core algorithm，hardware design of AES encryption memory and algorithm verification are described in detail.Hardware encryption，than software encryption，has the characteristics of real－time，large volumes of data and good performance.FPGA has a short development cycle，and AES has some advantages of good sensitivity，high efficiency and high safety performance.They complementary provide a more reliable guarantee for the confidential and electronic data.

AES;FPGA;data encryption;encryption memory

TN91

A

【本文獻(xiàn)信息】馮妮，張會(huì)新，盧一男，等.嵌入式AES加密存儲(chǔ)器的硬件實(shí)現(xiàn)［J］.電視技術(shù)，2013，37（3）.

國(guó)家自然科學(xué)基金項(xiàng)目（61004127）

馮 妮（1987— ），女，碩士生，主研總線技術(shù)及自動(dòng)檢測(cè)儀器;

責(zé)任編輯:魏雨博

2012－07－25