對(duì)稱薄膜雙柵MOSFET溫度特性的研究

諶婧嬌， 陳軍寧， 高 珊

（安徽大學(xué) 電子信息工程學(xué)院，安徽 合肥 230601）

0 引言

科學(xué)技術(shù)和工業(yè)生產(chǎn)的發(fā)展對(duì)設(shè)備的使用溫度提出了越來(lái)越高的要求，在一些特殊領(lǐng)域，常常要求檢測(cè)和控制設(shè)備能在超過(guò)室溫?cái)?shù)倍的溫度狀態(tài)下運(yùn)行。雖然采用冷卻裝置可以使室溫下工作的器件和電路適用于高溫情況，但這給系統(tǒng)微型化和實(shí)用化帶來(lái)諸多不便，因此研究高溫微電子學(xué)，設(shè)計(jì)制造高溫微電子器件和集成電路是十分必要的。

在高溫微電子學(xué)的研究領(lǐng)域，首選研制的是高溫硅器件和集成電路。國(guó)外這方面的工作開展得較早，1965年就有體硅高溫微電子器件的研究報(bào)道，到20世紀(jì)80年代國(guó)外已將高溫MOS器件的工作溫度擴(kuò)展到300℃左右［1－2］。文獻(xiàn)［3］研究了普通MOS器件的高溫特性，給出了閾值電壓、漏結(jié)泄漏電流、跨導(dǎo)和轉(zhuǎn)移特性在寬溫區(qū)隨溫度變化的實(shí)驗(yàn)結(jié)果。

薄膜雙柵MOSFET是一種新型高速低耗MOSFET。與體硅MOSFET相比，雙柵MOSFET具有較高的跨導(dǎo)、優(yōu)良的亞閾值斜率特性、較高的載流子遷移率、較短的延遲時(shí)間、優(yōu)良的頻率特性、對(duì)短溝道效應(yīng)的較強(qiáng)抑制性能、較小的寄生效應(yīng)、較強(qiáng)的抗輻射能力等特點(diǎn)［4－5］。

薄膜雙柵MOSFET的性能優(yōu)越，應(yīng)用前景廣闊。然而在功率集成電路設(shè)計(jì)中，器件的功耗較大，散熱困難。如果不考慮溫度效應(yīng)，設(shè)計(jì)出的電路將無(wú)法正常工作，因此開展薄膜雙柵MOSFET的溫度效應(yīng)研究十分必要。

薄膜雙柵MOSFET具有眾多優(yōu)越性能的主要原因是其具有上下2個(gè)柵極，如圖1所示。上下柵對(duì)溝道區(qū)域有更好的控制能力以及薄硅膜引入的體反型機(jī)制，即載流子不再僅限于溝道表面運(yùn)動(dòng)，它們將分布于整個(gè)硅膜中。薄膜雙柵MOSFET體反型的物理解釋是硅膜厚度減少到一定程度時(shí)量子效應(yīng)的體現(xiàn)［6］，它的作用反映在載流子分布的擴(kuò)展與載流子數(shù)量的增加。

圖1 對(duì)稱薄膜雙柵MOSFET結(jié)構(gòu)圖

1 理論與仿真

在對(duì)薄膜雙柵MOSFET做理論分析時(shí)采用分段考慮。在亞閾值區(qū)，薄膜雙柵MOSFET發(fā)生體反型現(xiàn)象。體內(nèi)載流子輸運(yùn)對(duì)漏源電流的貢獻(xiàn)較大，發(fā)揮了體內(nèi)載流子遷移率較大的優(yōu)點(diǎn)。隨著柵壓的增加，體反型逐漸減弱，載流子分布逐漸由中部向表面發(fā)展。在閾值電壓區(qū)，由于柵電壓較大，使得載流子大量聚集在硅膜表面，而體內(nèi)反型層載流子濃度并沒有明顯增加。進(jìn)入強(qiáng)反型條件后，實(shí)驗(yàn)數(shù)據(jù)表明，薄膜雙柵MOSFET的漏源電流大約只有普通體硅MOSFET的2.05～2.11倍［4］。

現(xiàn)對(duì)亞閾值電流、閾值電壓、飽和電流隨溫度變化的情況進(jìn)行計(jì)算分析，并與Medici仿真比較以證明其正確性。

1.1 亞閾值電流

在亞閾值區(qū)，根據(jù) QM模型［7］，采用文獻(xiàn)［8］提出的基于反型層質(zhì)心位置且與體硅單溝道MOSFET相似的亞閾值區(qū)反型層電荷與漏源電流的表達(dá)式。該表達(dá)式形式簡(jiǎn)單，包含了薄膜雙柵MOSFET體反型的基本特征且有較高的精度。

反型層質(zhì)心是指單獨(dú)考慮半硅膜時(shí)的載流子平均分布位置［9］，因此對(duì)稱薄膜雙柵 MOSFET具有2個(gè)對(duì)稱的反型層質(zhì)心。在亞閾值區(qū)，器件處于強(qiáng)體反型時(shí)，載流子集中于硅膜中部，反型層質(zhì)心位于硅膜中部。

薄膜雙柵MOSFET的亞閾值電流IDS可以由（1）式表達(dá)：其中，q為電子電量；xi為體反型質(zhì)心；W／L為器件的寬長(zhǎng)比；為硅膜表面勢(shì)；為費(fèi)米勢(shì)；為漏源電壓；k為玻爾茲曼常數(shù)；T為熱力學(xué)溫度；Dn為體擴(kuò)散系數(shù)，為擴(kuò)散激活能；ni為本征載流子濃度，ni＝3.9×為硅的禁帶寬度［10］。

將（1）式中與溫度有關(guān)的各因子對(duì)溫度求導(dǎo)得：

其中，β＝q／kT。由（2）～（4）式可知，各因子都是隨著溫度的升高而增大的，只有（5）式中1－）的值隨著溫度的升高而降低，然而降幅很小，如圖2所示。隨溫度的變化

圖2

亞閾值電流的理論值與仿真值如圖3所示 。從圖3可知，理論值與仿真值基本吻合。隨著溫度的增加，亞閾值電流呈指數(shù)增加，而當(dāng)溫度增到400K之后，增長(zhǎng)趨勢(shì)逐漸變緩。

圖3 亞閾值電流的理論值與仿真值對(duì)比

1.2 閾值電壓

通常對(duì)閾值電壓的定義是建立在器件表面能帶彎曲量為2Φf的基礎(chǔ)之上的，這對(duì)于體反型機(jī)制的薄膜雙柵MOSFET顯然是不合適的。文獻(xiàn)［11］運(yùn)用跨導(dǎo)最大變化法提取閾值電壓，得到閾值電壓VT表達(dá)式為

圖4 ΔΦ隨溫度變化圖

圖5 ）隨溫度變化圖

由此可見，閾值電壓的溫度影響主要來(lái)自費(fèi)米勢(shì)Φf和平帶電壓Vfb。對(duì)溫度T求導(dǎo)，得閾值電壓隨溫度變化的表達(dá)式：

將不同溫度下閾值電壓的Medici仿真值與理論計(jì)算結(jié)果比較，如圖6所示。

圖6 閾值電壓的理論值與仿真值比較

在300～600K時(shí)，閾值電壓隨著溫度的升高幾乎是呈線性減小的，由圖6計(jì)算出閾值電壓對(duì)溫度的變化率為：

1.3 飽和電流

進(jìn)入強(qiáng)反型區(qū)后，反型層質(zhì)心十分接近硅膜表面，硅膜中心的電勢(shì)穩(wěn)定在費(fèi)米勢(shì)附近，反型載流子的貢獻(xiàn)主要集中在硅膜表面，相當(dāng)于2個(gè)普通MOSFET的并聯(lián)，飽和電流可視為普通MOSFET飽和電流的2倍［4］。

其中，μ為遷移率；Vg為柵電壓；VT為閾值電壓。

從（9）式可看出，飽和電流隨溫度的變化主要受遷移率的影響。硅中的遷移率主要受聲學(xué)波散射和電離雜質(zhì)散射的影響［12］。其中，μs、μi為聲學(xué)波和雜質(zhì)電離散射的影響；Ni為摻雜濃度；m＊為電子有效質(zhì)量。在摻雜濃度不高的器件中，由于 Ni較小，這項(xiàng)可略去，晶格散射起主要作用，遷移率隨著溫度升高迅速減小。

當(dāng)溫度升高時(shí)，對(duì)飽和電流影響最大的是遷移率μ，其隨著溫度的升高而減小，如圖7所示。

圖7 遷移率隨溫度的變化

從圖8可看到，飽和電流隨溫度的升高減小，但是減小的幅度很小，不到1個(gè)數(shù)量級(jí)。

圖8 飽和電流隨溫度的變化

2 結(jié)束語(yǔ)

本文分析了溫度對(duì)薄膜雙柵MOSFET的閾值電壓、亞閾值電流、飽和電流的影響，并進(jìn)行了理論計(jì)算和模擬仿真，得到了薄膜雙柵MOSFET溫度效應(yīng)的如下結(jié)論：

（1）薄膜雙柵MOSFET的閾值電壓隨著溫度的升高而降低。在300～600K的溫度范圍，閾值電壓隨溫度的變化近似為線性變化，變化率約為－1.4mV／K。

（2）隨著溫度的增加，亞閾值電流呈指數(shù)增加。溫度每增加50K，亞閾值電流就增大約10倍。

（3）飽和電流隨著溫度的增加而略微減小。

［1］Draper B L，Palmer D W.Extension of high temperature electronics［J］.IEEE Trans Components Hybrids Manufacturing Technology，1979，CHMT－2（4）：399－404.

［2］Shoucair F S.High－temperature latch－up characteristics in VLSI CMOS circuits.IEEE Trans Electron Devices［J］.1988，ED－35（12）：2424－2426.

［3］馮耀蘭，翟書兵.寬溫區(qū)（27～300℃）MOS器件高溫特性的模擬［J］.電子器件，1995，18（4）：234－238.

［4］Venkatesan S，Neudeck G W，Pierret R F.Dual－gate operation and volume inversion in n－channel SOI MOSFET’s［J］.IEEE Elec Dev Lett，1992，13（1）：44－46.

［5］Hisamoto D，Kaga T，Takeda E.Impact of the vertical SOI“DELTA”structure on planar device technology［J］.IEEE Trans Elec Dev，1991，38（6）：1419－1424.

［6］Ahmed S，AlaMMK，Rabbi MG，et al.QuantuMmechanical study of gate leakage current in double gate MOS structures［C］／／ISDRS 2007，December 12－14，2007，College Park，MD，USA，2007：1－2.

［7］Ge L X，F(xiàn)ossuMJ G.Analytical modeling of quantization and volume inversion in thin Si－filMDG MOSFETs［J］.IEEE Trans Elec Dev，2002，49（2）：287－293.

［8］方 圓，張 悅，李偉華.薄膜雙柵MOSFET體反型現(xiàn)象的研究［J］.微電子學(xué)，2005，35（3）：270－274.

［9］Lopez－Villanueva J A，Cartujo－Cassinello P，Gamiz F，et al.Effects of the inversion－layer centroid on the performance of double－gate MOSFETs［J］.IEEE Trans Elec Dev，2000，47（1）：141－146.

［10］Amold E，Letavic T，Merchant S，et al.High－temperature performance SOI and bulk－silicon RESURF LDMOS transistors［C］／／Proceedings of 8th International SymposiuMon Power Semiconductor Device and ICs，ISPSD’96，Maui HI，1996：93－96.

［11］葉 輝，李偉華.對(duì)稱薄膜雙柵nMOSFET模型的研究［J］.微電子學(xué)，2002，32（6）：419－422.

［12］劉恩科，朱秉升，羅晉生，等.半導(dǎo)體物理［M］.第4版.北京：國(guó)防工業(yè)出版社，2009：183－191.