基于無載頻脈沖雷達(dá)信號的高速數(shù)字采樣方法與實(shí)現(xiàn)

沈紹祥*①② 葉盛波① 方廣有①

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基于無載頻脈沖雷達(dá)信號的高速數(shù)字采樣方法與實(shí)現(xiàn)

沈紹祥葉盛波方廣有

(中國科學(xué)院電子學(xué)研究所電磁輻射與探測技術(shù)重點(diǎn)實(shí)驗(yàn)室 北京 100190)(中國科學(xué)院研究生院 北京 100049)

該文針對無載頻脈沖雷達(dá)信號周期重復(fù)性的特點(diǎn)，提出了一種全新的高速數(shù)字采樣方法和原理。該方法利用FPGA的差分比較器端口構(gòu)成高速1 bit量化器，采用FPGA內(nèi)部多相位時鐘，對1 bit數(shù)據(jù)流進(jìn)行并行交替數(shù)字采樣，并緩沖編碼，從而獲得上吉赫茲的等效數(shù)字采樣率。通過將多個比較電平下的1 bit采樣數(shù)據(jù)進(jìn)行累積，從而完成高速數(shù)字采樣過程。在Xilinx的XC2V3000的FPGA中實(shí)現(xiàn)了該方法，獲得了采樣率達(dá)1.6 GHz的8 bit等效高速模數(shù)轉(zhuǎn)換器功能。該設(shè)計(jì)方法不僅能夠提高等效采樣方式的效率，而且與高速實(shí)時采樣相比，具有低功耗、低成本的優(yōu)勢，在實(shí)際中獲得了良好的應(yīng)用。

現(xiàn)場可編程門陣列；數(shù)字采樣；1 bit量化器；比較電平

1 引言

無載頻脈沖雷達(dá)信號是一種時域超寬帶信號，具有準(zhǔn)周期性，超寬帶的特點(diǎn)。工程應(yīng)用中，傳統(tǒng)上對此類信號的采集均采用等效采樣(等效順序采樣)方式。該方法降低對模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換速率要求。但實(shí)際應(yīng)用中，這種采樣方式大多是一個回波采樣一次(或?yàn)槔鄯e使用，多采集幾個樣本累積起來)，獲得一個樣本，回波利用率較低。若一道回波需采集樣本數(shù)越多，所需系統(tǒng)工作的時間就越長，不利于野外探測作業(yè)。

與等效采樣相比，實(shí)時采樣可提高工作效率和回波利用率。但對于無載頻脈沖雷達(dá)信號而言，若采用實(shí)時采樣，則ADC的采樣率非常高。如脈沖雷達(dá)天線的中心頻率為300 MHz時，需要ADC的采樣率至少是600 MHz。而這樣的商業(yè)化ADC，價格高、功耗大、購買渠道有限，同時系統(tǒng)設(shè)計(jì)難度大。

本文結(jié)合等效順序采樣和實(shí)時采樣的特點(diǎn)及無載頻脈沖雷達(dá)信號的準(zhǔn)周期性，參考Flash ADC結(jié)構(gòu)與TDC結(jié)構(gòu)，給出了一種全新的利用FPGA高速差分端口的數(shù)字采樣方法。該比較器P端輸入雷達(dá)信號，N端接入?yún)⒖急容^電壓，通過比較器后形成1 bit數(shù)據(jù)流，然后使用多相位時鐘對1bit數(shù)據(jù)流進(jìn)行數(shù)字采樣，從而形成高速采樣率的1 bit采樣點(diǎn)。每一個比較電平采集一組時窗大小的記錄，通過改變比較電平大小，從而獲得多組不同比較電平下、相同時窗大小的1 bit采樣點(diǎn)。將這些相應(yīng)時刻1 bit采樣點(diǎn)累積起來，就能夠獲得等效數(shù)位的高速ADC，相應(yīng)實(shí)現(xiàn)了數(shù)字采樣過程。在Xilinx公司的XC2V3000 FPGA上實(shí)現(xiàn)該設(shè)計(jì)方法，獲得了1.6 GHz，等效8 bit ADC。已成功應(yīng)用于某型號的雙通道脈沖雷達(dá)中，在野外驗(yàn)證試驗(yàn)中獲得了良好的測量效果。

2 數(shù)字采樣原理

1 bit高速數(shù)字采樣方法原理框圖如圖1所示。

圖1 1bit數(shù)字采樣原理框圖

(2)

其中=1/。

可以看到，上面的過程就完成了對模擬信號的1 bit實(shí)時數(shù)字采樣，其采樣率為。當(dāng)要求很高時，如1 GHz以上，實(shí)現(xiàn)難度較大，且對后續(xù)的處理電路要求極高。

為提高采樣率同時降低設(shè)計(jì)難度，采用并行交替數(shù)字采樣方法，如圖2所示。比較器輸出到每個采樣器的時延相同，路采樣器的工作頻率～均為，相位差為/，其中=1/，則系統(tǒng)采樣率為。

圖2 多路并行交替采樣原理框圖

(4)

3 數(shù)字采樣設(shè)計(jì)實(shí)現(xiàn)

Flash ADC是一種全并行結(jié)構(gòu)的ADC，其轉(zhuǎn)換速率快，適合于高速ADC設(shè)計(jì)，但Flash ADC量化位數(shù)不高。這種全并行結(jié)構(gòu)ADC提供了數(shù)字采樣結(jié)構(gòu)的設(shè)計(jì)思路，結(jié)合并行交替采樣技術(shù)和上述數(shù)字采樣原理給出了本文的數(shù)字采樣設(shè)計(jì)框圖，見圖3。

數(shù)字采樣結(jié)構(gòu)框圖是由權(quán)電阻網(wǎng)絡(luò)、1 bit量化、輸出寄存器、樣點(diǎn)處理幾個部分組成。權(quán)電阻網(wǎng)絡(luò)是實(shí)現(xiàn)不同比較電平使用，通過改變權(quán)電阻網(wǎng)絡(luò)輸入的數(shù)字量，就能夠獲得不同比較電平輸出，其功能等效于DAC; 1 bit量化由高速比較器、采樣器和多相位時鐘組成，輸入信號與比較電平在高速比較器上進(jìn)行比較輸出1 bit的數(shù)據(jù)流，再由采樣器通過多相位時鐘進(jìn)行數(shù)字交替并行采樣得到高采樣率下1 bit量化數(shù)據(jù)；輸出寄存器則是由鎖存時鐘調(diào)整、串并轉(zhuǎn)換部分構(gòu)成，將1 bit量化數(shù)據(jù)通過鎖存時鐘調(diào)整模塊統(tǒng)一到一個相位時鐘下進(jìn)行鎖存、串并轉(zhuǎn)換模則是將1 bit數(shù)據(jù)流進(jìn)行降頻，并通過低頻主邏輯時鐘鎖存存儲；樣點(diǎn)處理部分是將輸出寄存器降頻輸出的1 bit數(shù)據(jù)流做存儲，并將不同下的1 bit數(shù)據(jù)流進(jìn)行累積，獲得所需的等效量化位數(shù)為的編碼數(shù)據(jù)。

圖3 數(shù)字采樣結(jié)構(gòu)框圖

3.1 權(quán)電阻網(wǎng)絡(luò)

3.2 1 bit量化與輸出寄存器

1 bit量化是數(shù)字采樣的核心部分，其高速比較器起到了模擬信號到數(shù)字信號的1 bit轉(zhuǎn)換過程。由數(shù)字采樣原理分析知道，通過時間交替并行采樣能夠獲得高速1 bit采樣。該系統(tǒng)中并行交替采樣時鐘是關(guān)鍵。一般在交替并行采樣系統(tǒng)中，其采樣時鐘基本上是通過時鐘產(chǎn)生芯片和時鐘分配芯片來獲得多個不同相位的時鐘，這種方法會造成通道之間的失配(幅度、時鐘相位等)。

本文的數(shù)字采樣過程除權(quán)電阻網(wǎng)絡(luò)外的功能模塊均通過一片F(xiàn)PGA來實(shí)現(xiàn)，多相位時鐘則由內(nèi)部的時鐘管理器(DCM)來產(chǎn)生，結(jié)合FPGA內(nèi)部的時鐘布線資源，可以充分保證各時鐘之間的相位一致性。而高速比較器是借助FPGA本身的差分端口來構(gòu)成，采樣器是利用FPGA內(nèi)部的D觸發(fā)器來實(shí)現(xiàn)。Xilinx公司的VirtexII XC2V3000，其內(nèi)部有12個時鐘管理器，內(nèi)部時鐘最高能工作到300 MHz，差分端口支持622 Mb/s數(shù)據(jù)率，兼容多種形式的接口電平。設(shè)計(jì)1.6 GHz采樣率1 bit數(shù)字采樣器，采用200 MHz, 8個相位時鐘進(jìn)行采樣。取外部晶振時鐘頻率50 MHz，利用多組DCM構(gòu)成多相位采樣時鐘，每個時鐘之間相位相差45°，見圖4。這8個相位時鐘分別輸入到8個采樣器上進(jìn)行交替并行采樣。

通過1 bit量化之后的采樣點(diǎn)，均是通過不同相位時鐘并行交替采樣得到。該不同相位時鐘采集的1 bit數(shù)據(jù)流需要經(jīng)過多級流水線逐步調(diào)整到某一個相位時鐘下進(jìn)行鎖存，再由串并轉(zhuǎn)換將數(shù)據(jù)流降頻供后端進(jìn)行存儲。設(shè)計(jì)中200 MHz時鐘周期為5 ns，每個采樣時鐘之間相差0.625 ns。鎖存時鐘調(diào)整模塊按照流水線結(jié)構(gòu)采用提前鎖存方法設(shè)計(jì)，兩級觸發(fā)器之間至少保證有四分之三時鐘周期數(shù)據(jù)穩(wěn)定時間，消除可能存在的亞穩(wěn)態(tài)情況。以0°和45°兩個相位時鐘情況來看，見圖5(a)，在第1級觸發(fā)器上，0°和45°相位時鐘各自采樣并輸出和。而第2級觸發(fā)器上，由0°相位統(tǒng)一來鎖存和并輸出和。對而言，在45°相位時鐘第2個時鐘上升沿到來之前，被0°相位時鐘提前1/8時鐘周期進(jìn)行鎖存，此時數(shù)據(jù)有7/8時鐘周期進(jìn)行建立和保持。圖5(b)是0°和45°相位時鐘調(diào)整鎖存時鐘的時序關(guān)系，D=1/8，其中為時鐘周期。其他相位間鎖存時鐘調(diào)整關(guān)系與此類似，最終統(tǒng)一到0°相位時鐘鎖存。

將所有相位的采樣點(diǎn)統(tǒng)一到0°相位鎖存后，其時鐘頻率仍然為200 MHz，需要進(jìn)行降頻后再存儲到FPGA內(nèi)部BlockRAM中。串并轉(zhuǎn)換采用速度與面積之間的互換原則，用于實(shí)現(xiàn)該過程。取主邏輯時鐘50 MHz，則200 MHz降頻4級才能達(dá)到50 MHz頻率，數(shù)據(jù)寬度從200 MHz, 8個1 bit樣點(diǎn)經(jīng)流水結(jié)構(gòu)變寬為50 MHz, 32個1 bit樣點(diǎn)輸出。降頻后可以減少系統(tǒng)功耗、降低邏輯時序要求，方便后級處理。

圖4 多相位時鐘形成框圖

3.3 樣點(diǎn)處理

數(shù)字采樣中的一個重要過程是將不同比較電平下的1 bit數(shù)據(jù)累積起來，以獲得所需等效量化位數(shù)的編碼值。樣點(diǎn)處理是由存儲1 bit樣點(diǎn)的RAM0，加法器和保存累積和的RAM1組成，見圖6。設(shè)回波信號周期為，比較電平某時刻的值為，在一個內(nèi)，先將采集的1 bit量化數(shù)據(jù)存儲于RAM0中，采集結(jié)束后，啟動累積和操作，從RAM1中按地址取出之前個比較電平的樣點(diǎn)累積和，與RAM0中取出的對應(yīng)時刻1 bit樣點(diǎn)值進(jìn)行累積，將新累積和重新回寫到RAM1相應(yīng)地址中保存。當(dāng)全部比較電平輸出完成，則獲得了所需等效量化位數(shù)的編碼值。

3.4 實(shí)現(xiàn)約束

在FPGA實(shí)現(xiàn)數(shù)字采樣過程中，需要進(jìn)行一些關(guān)鍵的約束。從高速比較器輸出到8個采樣觸發(fā)器之間的路徑延遲要一致，這樣才能保證信號到達(dá)8個采樣觸發(fā)器的時刻相同，通過手動放置8個采樣觸發(fā)器的物理位置并寫入約束文件，來確保該約束。此過程很難一次確定合適位置，需經(jīng)過多次嘗試來最終確定，其原則是看布線延遲是否一致。圖7(a)是采樣觸發(fā)器物理放置情況，8個觸發(fā)器放置在4個silce中，線條所標(biāo)識的是布線路徑；圖7(b)是差分端口到8個采樣器的路徑延遲大小，用線框標(biāo)出，其值為0.984 ns。

4 試驗(yàn)測試

本文的高速數(shù)字采樣技術(shù)試驗(yàn)硬件是通過一片Xilinx公司FPGA XC2V3000及輔助外圍電路來構(gòu)成，測試系統(tǒng)由試驗(yàn)硬件，信號源，直流電源組成。試驗(yàn)硬件的數(shù)字采樣率為1.6 GHz，測試時，設(shè)置信號源輸出分別為100 MHz和300 MHz正弦信號，輸出幅度0.5 Vpp，經(jīng)50W同軸電纜與試驗(yàn)硬件連接。通過數(shù)字采樣獲得歸一化后的一道波形見圖8。

在自行研制的某型號雙通道探地雷達(dá)中，第1通道天線60 MHz中心頻率，設(shè)計(jì)數(shù)字采樣率400 MHz；第2通道天線500 MHz中心頻率，系統(tǒng)采用外同步方法并結(jié)合可變延遲法設(shè)計(jì)采樣率達(dá)到3.2 GHz。該雷達(dá)在甘肅天山老虎溝旱地冰川進(jìn)行了野外驗(yàn)證試驗(yàn)。系統(tǒng)設(shè)置第1通道采樣時窗20.48ms，第2通道采樣時窗640 ns；取冰層的介電常數(shù)為3.2，其探測結(jié)果見圖9(a)和圖9(b)所示。第1通道探測結(jié)果表明122 m處存在顯著的分層結(jié)構(gòu)；第2通道探測結(jié)果表明在50.8 m處有分層結(jié)構(gòu)。

圖5 兩級流水線及鎖存時序關(guān)系

圖6 樣點(diǎn)處理框圖

圖7 采樣器位置約束及延遲分析

圖 8 正弦100 MHz, 300 MHz信號采樣結(jié)果

(a) 第1通道探測結(jié)果

(b) 第2通道探測結(jié)果

圖9 兩通道野外驗(yàn)證試驗(yàn)探測結(jié)果

5 結(jié)論

該文給出了無載頻脈沖信號的數(shù)字采樣方法和原理，并且在Xilinx公司的XC2V3000的FPGA上實(shí)現(xiàn)了該采樣方法，其等效采樣率能達(dá)到1.6 GHz。而結(jié)合可變延遲法則可以進(jìn)一步提高等效采樣率，使其達(dá)到3.2 GHz。該方法設(shè)計(jì)簡單，硬件結(jié)構(gòu)緊湊。最后通過實(shí)驗(yàn)進(jìn)行了測試，并將該采樣方法運(yùn)用到實(shí)際某型號探地雷達(dá)中，進(jìn)行了實(shí)際的野外試驗(yàn)驗(yàn)證，其探測效果良好，為工程化應(yīng)用提供了良好的基礎(chǔ)。

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Method and Implementation of High-speed Digital Sampling Technology Based on Impulse Radar Signal

Shen Shao-xiangYe Sheng-boFang Guang-you

(Key Laboratory of Electromagnetic Radiation and Detection Technology, the Institute of Electronics, Chinese Academy of Sciences, Beijing 100190, China)(Graduate University of the Chinese Academy of Sciences, Beijing 100049, China)

A High-speed digital sampling technology suitable for periodical impulse radar signal is proposed in this paper. One bit high-speed quantize is constructed by differential comparator in FPGA. Time-interleaved digital sampling and buffer encoding are used to one bit stream based on the internal multi-phase clock of FPGA, to achieve sampling rate higher than 1 GHz. High speed digital sampling is realized by the accumulation of one bit sampling data with different comparison levels. An 8 bit, 1.6 GHz ADC based on the proposed method is realized on XC2V3000 Xilinx’s FPGA, which is successfully applied in GPR. The proposed method has the advantages of low cost and power consumption as compared with real sampling, and exhibits higher efficiency as compared with equivalent sampling.

FPGA; Digital sampling; One bit quantize; Compare level

TN958.4

A

2095-283X(2012)02-0136-07

10.3724/SP.J.1300.2012.20022

2012-04-11收到，2012-05-18改回；2012-06-05網(wǎng)絡(luò)優(yōu)先出版

國家自然科學(xué)基金(40976114)和國家863項(xiàng)目(2008AA121702)資助課題

沈紹祥 sxshen@mail.ie.ac.cn

沈紹祥(1977-)，男，安徽人，2005年于中國礦業(yè)大學(xué)(北京)獲碩士學(xué)位，現(xiàn)為中國科學(xué)院電子學(xué)研究所助研，在讀博士生，專業(yè)方向?yàn)殡姶艌雠c微波技術(shù)，主要從事超寬帶探地雷達(dá)系統(tǒng)設(shè)計(jì)及應(yīng)用研究。

E-mail: sxshen@mail.ie.ac.cn

葉盛波(1983-)，男，湖北人，2006年于武漢理工大學(xué)獲學(xué)士學(xué)位，2011年于中國科學(xué)院電子學(xué)研究所獲博士學(xué)位，助研，主要研究方向?yàn)槌瑢拵降乩走_(dá)系統(tǒng)設(shè)計(jì)及雷達(dá)信號處理。

E-mail: shengboye@163.com

方廣有(1963-)，男，河南人，中國科學(xué)院電子學(xué)研究所研究員，博士生導(dǎo)師，主要研究領(lǐng)域?yàn)槌瑢拵щ姶艑W(xué)及工程應(yīng)用，損耗介質(zhì)中隱蔽目標(biāo)的電磁探測，微波成像新技術(shù)與新方法，電磁場的數(shù)值計(jì)算方法等。

E-mail: gyfang@mail.ie.ac.cn