高速數(shù)字電路設(shè)計(jì)中的噪聲干擾及控制探討

諸暨市職業(yè)教育中心 俞開(kāi)其

電子技術(shù)的快速發(fā)展，高速數(shù)字電路設(shè)計(jì)在電子設(shè)計(jì)領(lǐng)域中所占的比例逐漸增大，但隨之而來(lái)的是其電磁兼容、噪聲干擾問(wèn)題也越來(lái)越突出。在高速系統(tǒng)中，高頻信號(hào)很容易由于輻射而產(chǎn)生干擾，高速變化的數(shù)字信號(hào)會(huì)產(chǎn)生反射、地彈、串?dāng)_、電磁干擾等問(wèn)題，從而嚴(yán)重降低系統(tǒng)的性能，因此必須通過(guò)電路設(shè)計(jì)來(lái)加以解決。

一、高速數(shù)字電路的概念

高速數(shù)字電路主要是指由于信號(hào)的高速變化而使電路中的模擬特性，如電容、導(dǎo)線的電容、電感等發(fā)生作用的電路，通常認(rèn)為，工作頻率超過(guò)50MHz的電路被稱為高速電路。但實(shí)際我們對(duì)高速電路的界定不是單就頻率高低而言，而是由信號(hào)的邊沿速度決定的，一般認(rèn)為上升時(shí)間小于4倍信號(hào)傳輸延遲時(shí)可視為高速信號(hào)。

二、高速數(shù)字電路的噪聲干擾及控制

1.信號(hào)反射

高速電路中，由源端與負(fù)載端阻抗不匹配，會(huì)引起信號(hào)線上的反射，負(fù)載將一部分電壓反射回源端，造成干擾。同時(shí)，由于任何傳輸線上存在固有的電感和電容，信號(hào)在傳輸線上來(lái)回反射，會(huì)產(chǎn)生振鈴和環(huán)繞振蕩現(xiàn)象，導(dǎo)致信號(hào)電平的誤判斷，甚至對(duì)器件造成損壞。圖一所示為理想傳輸線模型，理想傳輸線L被內(nèi)阻為R0的數(shù)字信號(hào)驅(qū)動(dòng)源VS驅(qū)動(dòng)，傳輸線的特性阻抗為Z0，負(fù)載阻抗為RL。負(fù)載端阻抗與傳輸線阻抗不匹配會(huì)在負(fù)載端(B點(diǎn))反射一部分信號(hào)回源端(A點(diǎn))，反射電壓信號(hào)的幅值由負(fù)載反射系數(shù)ρL決定：ρL=RL-Z0/RL+Z0；當(dāng)從負(fù)載端反射回的電壓到達(dá)源端時(shí)，又將再次反射回負(fù)載端，形成二次反射波，此時(shí)反射電壓的幅值由源反射系數(shù)ρS決定：ρS=R0-Z0/R0+Z0。當(dāng)負(fù)載端采用源端或終端的端接匹配，即當(dāng)RL=Z0或R0=Z0時(shí)，ρL、ρS為0，可有效消除反射。

根據(jù)以上原理，傳輸線的端接通常采用兩種策略：源端串行端接匹配（見(jiàn)圖二）、負(fù)載端并行端接匹配（見(jiàn)圖三）。兩種端接策略各有其優(yōu)缺點(diǎn)，不過(guò)由于串行端接只需要在信號(hào)源端串入一個(gè)電阻，消耗功率小而且易于實(shí)現(xiàn)，所以被廣泛采用。串行端接時(shí)，串聯(lián)終端匹配電阻值與驅(qū)動(dòng)器的輸出阻抗之和，應(yīng)與傳輸線的特征阻抗相等。實(shí)際的驅(qū)動(dòng)器在信號(hào)的電平發(fā)生變化時(shí)，輸出阻抗可能不同。比如電源電壓為＋4.5V的CMOS驅(qū)動(dòng)器，在低電平時(shí)典型的輸出阻抗為37Ω，在高電平時(shí)典型的輸出阻抗為45Ω。TTL驅(qū)動(dòng)器和CMOS驅(qū)動(dòng)一樣，其輸出阻抗會(huì)隨信號(hào)的電平大小變化而變化，因此不能十分精確匹配電阻，只能近似匹配。

另外，信號(hào)傳輸線布線時(shí)，為保證信號(hào)的連續(xù)性，減少信號(hào)反射，最好采用全直線布線，如必須彎折則應(yīng)避免直角走線，轉(zhuǎn)彎處應(yīng)設(shè)計(jì)成45度角或圓弧形。如圖四a最容易出現(xiàn)信號(hào)不連續(xù)的問(wèn)題。圖b、c所示的方式，可以保證信號(hào)的連續(xù)性。

圖一 理想傳輸模型

圖三 負(fù)載端并行端接匹配 圖四 圖五

2.同步切換噪聲和地彈噪聲

由于器件內(nèi)部的接地引腳與地平面之間存在引線電感(寄生電感)，所以理論上當(dāng)每個(gè)信號(hào)翻轉(zhuǎn)時(shí)所帶來(lái)的電流的變化都會(huì)通過(guò)器件的寄生電感影響到地線。如多個(gè)集成電路內(nèi)部驅(qū)動(dòng)器同時(shí)轉(zhuǎn)換時(shí)就會(huì)在地線中產(chǎn)生較大的噪聲，即同步切換噪聲（SSN）。輸出驅(qū)動(dòng)電流越大，噪聲的幅度也越大，如圖五所示。

同時(shí)由于芯片封裝電感的存在，導(dǎo)致同步切換過(guò)程中形成大電流涌動(dòng)，引起地平面的反彈噪聲，簡(jiǎn)稱地彈。

為在高速PCB電路設(shè)計(jì)中減小SSN和地彈的影響，可采取一些基本措施，如降低輸出翻轉(zhuǎn)速度；采用分離的專(zhuān)門(mén)參考地；降低系統(tǒng)供給電源的電感，使用單獨(dú)的電源層，并讓電源層和地平面盡量接近；降低芯片封裝中電源和地引腳的電感，比如增加電源和地的引腳數(shù)目，減短引線長(zhǎng)度，盡可能采用大面積鋪銅；讓電源和地的引腳成對(duì)分布并盡量靠近，以增加電源和地的互感；給電源增加退耦電容，并盡量靠近元件的地引腳，給高頻的瞬變交流信號(hào)提供低電感的旁路等。

3.串?dāng)_

串?dāng)_是指當(dāng)信號(hào)在傳輸線上傳播時(shí)，同一PCB板上的兩條信號(hào)線之間的耦合、信號(hào)線之間的互感和互容引起線上的噪聲。PCB板層的參數(shù)、信號(hào)線間距、驅(qū)動(dòng)端和接收端的電氣特性及線端接方式對(duì)串?dāng)_都有一定的影響。其主要反映在：串?dāng)_電壓的大小與兩線的間距成反比，與兩線的平行長(zhǎng)度成正比。隨著干擾源信號(hào)頻率的增加，被干擾對(duì)象上的串?dāng)_幅值也隨之增加。信號(hào)的上升／下降時(shí)間或邊沿變化對(duì)串?dāng)_的影響更大，邊沿變化越快，串?dāng)_越大。另外，傳輸線與地平面的距離對(duì)串?dāng)_的影響很大。對(duì)于同一布線結(jié)構(gòu)，當(dāng)電介質(zhì)層的厚度增加一倍時(shí)，串?dāng)_明顯加大。

因此，在高速PCB板的布局布線中，可以注意以下方面，從而達(dá)到減小串?dāng)_的目的：(1)條件許可時(shí)盡量加大線間距，減小線平行長(zhǎng)度。在相鄰的兩個(gè)層走線的方向務(wù)必相互垂直。(2)在確保信號(hào)時(shí)序的情況下，盡可能選擇上升沿和下降沿速度更慢的器件。(3)在設(shè)計(jì)走線時(shí)，應(yīng)該盡量使導(dǎo)體靠近地平面或電源平面。這樣可以使信號(hào)路徑與地平面緊密的耦合，減少對(duì)相鄰信號(hào)線的干擾。(4)在串?dāng)_較嚴(yán)重的兩條信號(hào)線之間插入一條地線，可以減小兩條信號(hào)線間的耦合，進(jìn)而減小串?dāng)_。(5)在同一傳輸線的布線過(guò)程中，盡量減少過(guò)孔的使用，避免對(duì)傳輸線的特征阻抗產(chǎn)生較大影響。(6)盡量減小傳輸線的連線長(zhǎng)度，如果不能縮短信號(hào)線長(zhǎng)度時(shí)，應(yīng)采用差分信號(hào)傳輸，如ECL、PECL、LVDS等。差分信號(hào)有很強(qiáng)的抗共模干擾能力，能大大延長(zhǎng)傳輸距離。

4.電磁干擾

電磁干擾主要分為傳導(dǎo)干擾和輻射干擾兩大類(lèi)，因此在電路設(shè)計(jì)中需考慮切斷干擾源的產(chǎn)生源頭和傳播路徑，使電子設(shè)備符合電磁兼容性的要求。

在布線之前，必須注意各部分電路在PCB板上的合理布局。對(duì)于電源電路、低端的模擬電路、高端的高速數(shù)字電路以及其他產(chǎn)生噪聲的電路等，應(yīng)根據(jù)不同性質(zhì)進(jìn)行有效的物理隔離或屏蔽等措施來(lái)實(shí)現(xiàn)消除或減少子系統(tǒng)之間的噪聲干擾。

如圖六中，圖a放置時(shí)鐘和數(shù)據(jù)轉(zhuǎn)換器在電源、高速邏輯電路、I/O端口電路等噪聲器件的附近，噪聲將會(huì)耦合到敏感電路并降低它們的性能。圖b做了有效的電路隔離，將有利于系統(tǒng)設(shè)計(jì)的信號(hào)完整性。

另外，必須減小電流回路，盡可能縮短高頻元器件之間的連線，包括管腳的引線越短越好。輸入和輸出元件應(yīng)盡量遠(yuǎn)離。按照電路的流程安排各個(gè)功能電路單元的位置，使布局便于信號(hào)流通，并使信號(hào)盡可能保持一致的方向。在PCB板的各個(gè)關(guān)鍵部位配置適當(dāng)?shù)耐笋铍娙?，每個(gè)集成電路塊的附近應(yīng)設(shè)置至少一個(gè)高頻退耦電容，退耦電容盡量靠近器件的電源。

三、對(duì)高速數(shù)字電路進(jìn)行設(shè)計(jì)仿真

在成形的PCB板上如發(fā)現(xiàn)高速數(shù)字電路有干擾導(dǎo)致信號(hào)完整性問(wèn)題，解決起來(lái)會(huì)十分麻煩。所以我們一般要借助于仿真軟件。在設(shè)計(jì)早期和設(shè)計(jì)期間進(jìn)行信號(hào)完整性、串?dāng)_和電磁兼容性等進(jìn)行仿真，可以對(duì)PCB布線產(chǎn)生指導(dǎo)性意見(jiàn)，對(duì)于效果不好的設(shè)計(jì)可以分析原因，加以改進(jìn)，在仿真沒(méi)有問(wèn)題后再實(shí)際加工。

對(duì)高速電路的設(shè)計(jì)仿真，首先要建立起元器件的仿真模型，然后進(jìn)行假設(shè)性仿真來(lái)確定布線過(guò)程中需要的參數(shù)設(shè)置和條件，接下來(lái)在實(shí)際布線過(guò)程中隨時(shí)通過(guò)線仿真檢查布線的效果，最后在布線基本完成之后進(jìn)行板級(jí)仿真來(lái)檢查系統(tǒng)工作的性能。目前這樣的仿真工具主要有cadence、ICX、Hyperlynx等。

圖六

四、結(jié)束語(yǔ)

隨著高速數(shù)字電路的快速發(fā)展，對(duì)信號(hào)的完整性及電磁兼容等問(wèn)題提出了更高要求，這就需要電路設(shè)計(jì)者依據(jù)一定的準(zhǔn)則進(jìn)行分析和設(shè)計(jì)，并通過(guò)仿真軟件進(jìn)行測(cè)試，完善各類(lèi)影響信號(hào)完整性的問(wèn)題，使設(shè)計(jì)達(dá)到高速信號(hào)傳輸?shù)囊蟆?/p>

[1]胡懷湘.計(jì)算機(jī)高速數(shù)字電路設(shè)計(jì)技術(shù)[J].計(jì)算機(jī)工程與應(yīng)用,2003,39(17)128-132.

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