基于DVB－S2標(biāo)準(zhǔn)的LDPC碼編譯碼器設(shè)計研究

陳豪威，王秀敏

(中國計量學(xué)院信息工程學(xué)院，浙江 杭州 310018)

1994年DVB－S被采納作為歐洲數(shù)字衛(wèi)星廣播標(biāo)準(zhǔn)，隨著技術(shù)的發(fā)展，又提出了第二代標(biāo)準(zhǔn)DVB－S2，相比第一代標(biāo)準(zhǔn)具有更高的調(diào)制要求，更強(qiáng)的前向糾錯系統(tǒng)和30%的通信容量增益。DVB－S2標(biāo)準(zhǔn)闡述了不同碼長，不同碼率下LDPC碼的編碼過程，根據(jù)該編碼過程，能夠得到對應(yīng)的校驗矩陣。DVB－S2標(biāo)準(zhǔn)下的LDPC碼性能接近香農(nóng)極限，結(jié)合8PSK，16APSK或32APSK的調(diào)制體系，LDPC碼能夠滿足數(shù)字視頻通信的要求。此外，LDPC碼在 DVB－SH(Digital Video Broadcasting－Satellite to Handheld)標(biāo)準(zhǔn)，DVB－RCS(Digital Video Broadcasting Return Channel via Satellite)標(biāo)準(zhǔn)中都得到了應(yīng)用［1］。

近些年，LDPC碼譯碼算法研究和譯碼器設(shè)計受到國內(nèi)外學(xué)者的關(guān)注。2004年，Dale E.Hocevar提出了基于行的分層譯碼算法，該算法所需迭代次數(shù)減少到并行譯碼算法的一半［2］。2005年，Juntan Zhang和Marc P.C.Fossorier提出了Shuffled BP譯碼算法，該算法與Dale E.Hocevar提出的分層算法類似，只是其分層是基于列［3］，其性能與基行分層譯碼算法相近。2009年，Chang－Soo Park等人也設(shè)計了碼長為64800 ，碼率為0.5的DVB－S2標(biāo)準(zhǔn)LDPC碼，該譯碼結(jié)構(gòu)基于內(nèi)存共享，并行度為90，吞吐率為277 Mbit/s［4］;2009年，國防科技大學(xué)張波濤等人在IEEE上提出了基于RMP(Row Message Passing，基行信息傳遞)譯碼順序和最小和算法的DVB－S2標(biāo)準(zhǔn)LDPC碼譯碼器，當(dāng)碼率為9/10，時鐘為320 MHz時，譯碼速率達(dá)998 Mbit/s［5］。黃秋元等人在2009年對各種譯碼算法的性能做了總結(jié)，提出一種改進(jìn)的min－sum算法以實(shí)現(xiàn)復(fù)雜度和性能的折中［6］。

1 編碼器硬件結(jié)構(gòu)

在線性分組碼中，某一奇偶位的編碼值是其所在任一校驗方程中其余比特位(包括信息位和奇偶位)的模二和。同時，由于LDPC碼奇偶位所在列H1具有“Z”性結(jié)構(gòu)，其編碼可通過先后兩步實(shí)現(xiàn)［1］:

1)依次完成每個信息位m對與之相連的校驗節(jié)點(diǎn)集合j∈C(m)的貢獻(xiàn)，貢獻(xiàn)是指C(m)中每個校驗值累加信息位m的值。

2)校驗值的累加輸出。

第m個信息位貢獻(xiàn)的校驗節(jié)點(diǎn)通過式(1)計算得到。

每個信息位m對校驗值的貢獻(xiàn)是可并行的，這可提高編碼速率。圖1給出了適用于所有碼長和碼率的LDPC碼編碼器。由DVB－S2標(biāo)準(zhǔn)可知，奇偶地址表一行的地址數(shù)最大為13，為了實(shí)現(xiàn)最大并行，編碼器的并行度選用13。編碼器主要包括校驗位存儲RAM、DVB－S2地址表儲存ROM、貢獻(xiàn)校驗位計算模塊、校驗位更新模塊、輸出模塊和編碼參數(shù)控制單元。

圖1 LDPC碼編碼器硬件結(jié)構(gòu)

校驗位存儲RAM:雙端口RAM，存儲n×(1－R)個校驗位，為了能并行編碼，最大需13個RAM分開存儲信息位對校驗位的貢獻(xiàn)。編碼輸出時，逐一將多個RAM中同地址的數(shù)據(jù)并行讀給輸出模塊，未利用的RAM片選未使能。

DVB－S2地址表存儲ROM:共13個ROM組，每個ROM組存儲不同碼型的地址表，每個地址表中第p行的第q個數(shù)據(jù)分別存儲在第q個ROM的第p個地址。這樣，信息位同步時鐘經(jīng)360分頻后進(jìn)行循環(huán)計數(shù)，計數(shù)結(jié)果p即可作為ROM的讀地址，并行讀出DVB－S2標(biāo)準(zhǔn)給出的地址表中的第p行，用于并行計算該信息位的所有貢獻(xiàn)校驗位。值得注意的是，地址表為空時，需禁止對相應(yīng)校驗位RAM更新。例如，對于短碼0.6碼率，當(dāng)9≤p≤26且3≤q≤11，附錄A地址表的值為空，此時需禁止對第3≤q≤11個校驗位RAM的更新。

貢獻(xiàn)校驗位計算模塊:包括360循環(huán)計數(shù)器和地址計算模塊。完成(1)式的邏輯計算，得到信息位貢獻(xiàn)校驗位，即雙端口RAM的地址。m mod 360通過360循環(huán)計數(shù)器輸出，計數(shù)器時鐘為信息位同步時鐘。

校驗位更新模塊:將從校驗位存儲RAM讀出的校驗位與信息位模二和，并將結(jié)果重新寫入同一地址，完成信息為對校驗位的貢獻(xiàn)。

輸出模塊:包括儲存信息位的FIFO、異或電路和累加器。其中FIFO共n×R bit。當(dāng)完成信息位對校驗位的貢獻(xiàn)后，輸出模塊先從FIFO中輸出信息位，再同時將雙端口RAM中的數(shù)據(jù)以地址遞增的形式讀出，讀出的校驗位依次經(jīng)過多輸入單輸出的異或電路和單輸入單輸出的累加器，最終完成奇偶位的輸出。在RAM中的校驗位讀出后，需立即將同地址內(nèi)的數(shù)據(jù)清零，以備下一碼組的編碼。

編碼參數(shù)控制單元:該單元根據(jù)碼型選擇，控制編碼器其他單元完成對不同碼型的編碼。主要控制信號包括循環(huán)控制器循環(huán)周期控制信號和地址表選通控制信號。其中，前者根據(jù)信息位長度決定循環(huán)周期，以保證完成一個信息碼組的編碼后，地址表ROM的輸入地址回到首地址，以完成對下一碼組的編碼;后者根據(jù)碼型選通地址表ROM組中的不同ROM單元，完成不同碼型編碼需求。

2 譯碼器總體結(jié)構(gòu)設(shè)計

LDPC碼譯碼過程包括:變量節(jié)點(diǎn)初始化、變量更新、校驗更新、求變量節(jié)點(diǎn)后驗概率、譯碼停止判決和碼字輸出。

譯碼器總體結(jié)構(gòu)如圖2所示［4］，共有6480 個校驗節(jié)點(diǎn)信息存儲字，一個RAM存儲360個字，共需18個RAM;信息位和奇偶位后驗概率的組織形式類似，分別占用27個RAM和18個RAM。

圖2 LDPC碼譯碼器硬件總體結(jié)構(gòu)

SMP算法的校驗更新通過CFM完成，本譯碼器共18個CFM，第i個CFM在第j個周期內(nèi)，完成對18×j+i個校驗節(jié)點(diǎn)的更新，0≤i≤17，0≤j≤359。在360個周期內(nèi)，18個CFM并行完成了6480 個校驗節(jié)點(diǎn)的更新。之所以如此安排CFM對校驗節(jié)點(diǎn)的更新，是因為H1行之間具備周期性循環(huán)移位特性。在第j個周期內(nèi)，第i個CFM為了完成校驗更新，需從比特位(包括信息位和奇偶位)RAM中讀入后驗概率，而信息位RAM地址可通過第i個CFM第0個周期的起始地址循環(huán)加上j得到。如果信息位與奇偶位在RAM中儲存位置設(shè)計巧妙，那么和每個CFM交織連接的比特位RAM可以固定下來。

該譯碼結(jié)構(gòu)無BFM，通過將更新后的校驗節(jié)點(diǎn)信息沿交織器原路徑累加寫入比特位RAM，即可完成SMP的變量更新。

3 DVB－S2標(biāo)準(zhǔn)LDPC碼的性能

圖3、圖4和圖5分別給出了DVB－S2標(biāo)準(zhǔn)下LDPC碼碼長為16200 不同碼率的性能比較，包括誤碼率、誤幀率和平均迭代次數(shù)。碼率分別為1/3，2/5，3/5，2/3和8/9。譯碼算法為并行譯碼和min－sum算法，迭代次數(shù)30次，信道為高斯信道。

仿真結(jié)果表明:

1)當(dāng)碼長相等時，碼率越低，則誤碼率、誤幀率和平均迭代次數(shù)一般均越低。這是因為碼率低，則校驗位越多，能糾正的錯誤越多。

圖5 DVB－S2標(biāo)準(zhǔn)LDPC碼短碼不同碼率的平均迭代次數(shù)

2)比較3/5和2/3碼率的仿真結(jié)果發(fā)現(xiàn)，碼率2/3雖然大于3/5，但是其誤碼率和誤幀率仍低于后者。事實(shí)上，該兩種碼率大小近似相等，不同之處在于校驗矩陣，LDPC碼校驗矩陣的優(yōu)化設(shè)計對譯碼性能的提高至關(guān)重要。

3)在實(shí)際應(yīng)用中，信噪比較大，譯碼所需平均迭代次數(shù)遠(yuǎn)低于30次，應(yīng)該根據(jù)具體環(huán)境噪聲，選擇合理迭代次數(shù)，盡量減少譯碼延時。

圖6和圖7分析了同碼率下不同碼長的性能比較。碼率為3/5，譯碼算法為并行譯碼和min－sum算法，迭代次數(shù)30次，信道為高斯信道。

仿真結(jié)果表明，在碼率相等時，碼長越長則誤碼率和誤幀率越低。同碼率不同碼長的碼組，雖然校驗位和信息位的比例相等，但是碼長越大，校驗位和信息位的約束更強(qiáng)，則性能越優(yōu)。

4 結(jié)束語

本文根據(jù)DVB－S2標(biāo)準(zhǔn)規(guī)則設(shè)計出了LDPC碼編碼器并且利用校驗矩陣周期特性，以16200 碼長和0.6碼率為例設(shè)計了基于共享內(nèi)存和后驗概率累加儲存的譯碼器結(jié)構(gòu)，減少了變量節(jié)點(diǎn)更新所需要的資源消耗。對碼長為16200 不同碼率LDPC碼的誤碼率、誤幀率和平均迭代次數(shù)性能比較。分析了同碼率下不同碼長的性能比較，在碼率相等時，碼長越長則誤碼率和誤碼率越低。同碼率不同碼長的碼組，雖然校驗位和信息位的比例相等，但是碼長越大，校驗位和信息位的約束更強(qiáng)，則性能越優(yōu)。

［1］ETSI EN 302307 V1.2.1，Digital video broadcasting(DVB);second generation framing structure，channel coding and modulation systems for broadcasting，interactive services，news gathering and other broadband satellite applications(DVB－S2)［S］.ETSI，2009.

［2］HOCEVAR D E.A reduced complexity decoder architecture via layered decoding of LDPC［C］//Proc.IEEE Workshop on SIPS 2004.［S.l.］:IEEE Press，2004:107－112.

［3］ZHANG J，F(xiàn)OSSORIER M.Shuffled iterative decoding［J］.IEEE Transactions on Communications，2005，53(2):209－213.

［4］CHANG S P，SEONG W K，SUN Y H.Design of a low－area，highthroughput LDPC decoder using shared memory banks for DVB－S2［J］.IEEE Transactions on Consumer Electronics，2009，55(2):850－854.

［5］ZHANG Botao，LIU Hengzhu，CHEN Xucan，et al.Low complexity DVBS2 LDPC decoder［C］//Proc.VETECS 2009.［S.l.］:IEEE Press，2009:1－5.

［6］黃秋元，陳兵.DVB－S2標(biāo)準(zhǔn)IRA－LDPC譯碼算法研究與改進(jìn)［J］.電視技術(shù)，2009，15(5):47－49.

［7］MANSOUR M M，SHANHHAG N R.Turbo decoder architectures for low－density parity－check codes［C］//Proc.IEEE GLOCOM 2002.［S.l.］:IEEE Press，2002:1383－1388.