基于小數(shù)分頻鎖相的X波段頻率合成器設(shè)計

代傳堂，柴文乾

(中國電子科技集團公司第三十八研究所，合肥 230088)

0 引言

頻率合成器是通信、雷達、儀器儀表、空間電子設(shè)備等電子系統(tǒng)的心臟，其好壞直接影響電子系統(tǒng)的性能指標(biāo)［1］。隨著電子技術(shù)的飛速發(fā)展，現(xiàn)代電子系統(tǒng)對頻率合成器的性能指標(biāo)要求也越來越高，大頻帶、小步進、低雜散、低相位噪聲和快速變頻等成為頻率合成器的技術(shù)發(fā)展趨勢［2］，同時高集成、小體積、低功耗和低成本等成為頻率合成器的應(yīng)用發(fā)展方向。

本文介紹了一種基于鎖相技術(shù)的X波段線性調(diào)頻頻率合成器的設(shè)計方法，其核心器件采用了Hittite公司近期推出的集成VCO的鎖相芯片HMC767。該頻率合成器在HMC767 內(nèi)置VCO的工作頻帶內(nèi)可實現(xiàn)點頻和大帶寬線性調(diào)頻信號輸出，具有低相位噪聲、大帶寬、小步進、小體積、低功耗和低成本等優(yōu)點。

1 鎖相芯片HMC767

HMC767為內(nèi)置集成VCO的鎖相環(huán)芯片，內(nèi)置VCO的輸出頻率范圍為8.45～9.55 GHz，輸出頻率分辨率典型值為3 Hz，支持小數(shù)分頻和整數(shù)分頻的工作模式;外部輸入的參考信號頻率最高可達350 MHz，內(nèi)部鑒相器的鑒相頻率最高可支持115 MHz。較高的鑒相頻率一方面可以降低頻率合成器輸出信號的相位噪聲，另一方面在設(shè)計環(huán)路濾波器時可適當(dāng)增加環(huán)路帶寬，從而可縮短鎖相環(huán)的鎖定時間［3］。

該芯片為6 mm×6 mm、40 引腳的QFN 封裝形式，底部有大面積的接地焊盤。該接地焊盤既保證了芯片良好的接地效果，也提供了芯片的散熱通道(該款芯片的電流較大，設(shè)計時需充分考慮芯片的散熱）。

該芯片的內(nèi)部功能框圖見圖1所示，主要包含了參考支路的R分頻器、反饋支路的N分頻器、VCO、鑒相器、電荷泵、△Σ 調(diào)制器、掃頻模塊和多個控制寄存器等。高集成的內(nèi)部結(jié)構(gòu)形式不僅使其應(yīng)用時省去一些外部電路而提高了頻率合成器的集成度，同時也給芯片本身帶來了更為出色的相位噪聲性能。鑒相頻率為50 MHz時，芯片輸出9 GHz信號的單邊帶相位噪聲指標(biāo)典型值約為－107 dBc/Hz@10 kHz(整數(shù)分頻模式）、－102 dBc/Hz@10 kHz(小數(shù)分頻模式）［4］。

圖1 HMC767 內(nèi)部功能框圖

該芯片的控制主要由SDI、SCK、SEN、CEN、TRIG和LD_SDO 等引腳來實現(xiàn)。SDI、SCK和SEN 引腳以SPI 形式寫入控制數(shù)據(jù)，進行配置芯片內(nèi)部的寄存器。詳細的讀、寫操作時序圖見圖2、圖3所示。HMC767芯片共有16個可配置的內(nèi)部寄存器。不同的寄存器配置可以實現(xiàn)不同的功能，如果寄存器配置有誤，可能會導(dǎo)致頻率合成器無法正常工作，因此寄存器的配置非常重要。CEN為芯片使能引腳，高電平時芯片正常工作。TRIG為外部觸發(fā)引腳，在小數(shù)分頻模式下可觸發(fā)相關(guān)的功能。LD_SDO為多功能輸出引腳，可對該引腳進行配置，輸出芯片內(nèi)部相對應(yīng)的信號。

2 設(shè)計方案

圖2 讀操作時序圖

圖3 寫操作時序圖

該頻率合成器的原理實現(xiàn)框圖見圖4所示，其中“時鐘入”為FPGA 芯片的低頻工作時鐘，“100 MHz 參考入”為鎖相芯片的參考時鐘，由100 MHz的低相噪恒溫晶振提供。該方案電路實現(xiàn)上主要由3個部分組成:FPGA、PLL和環(huán)路濾波器。FPGA為Altera 公司生產(chǎn)的FPGA，主要為鎖相芯片提供控制信號，對鎖相芯片的內(nèi)部寄存器進行正確配置。PLL為HMC767 鎖相芯片，接收來自FPGA的控制信號，內(nèi)部電荷泵輸出鑒相誤差脈沖信號送環(huán)路濾波器，并接收經(jīng)過環(huán)路濾波器濾波輸出的調(diào)諧電壓，最后根據(jù)該調(diào)諧電壓VCO 輸出相應(yīng)頻率的信號。

圖4 頻率合成器設(shè)計框圖

2.1 小數(shù)分頻鎖相技術(shù)

小數(shù)分頻鎖相技術(shù)是由整數(shù)分頻鎖相技術(shù)的理論發(fā)展得來的，它們的區(qū)別在于VCO 反饋支路的N分頻器不同。顧名思義，小數(shù)分頻鎖相電路的N分頻器可進行小數(shù)分頻，整數(shù)分頻鎖相電路的N分頻器只能進行整數(shù)分頻。目前，應(yīng)用較多的小數(shù)分頻鎖相技術(shù)為Σ-△調(diào)制技術(shù)，其優(yōu)點是全數(shù)字架構(gòu)，易于大規(guī)模集成，可很好地抑制由小數(shù)分頻帶來的雜散。

整數(shù)分頻鎖相電路的最小頻率分辨率等于環(huán)路的鑒相頻率。所以，為了提高頻率合成器輸出信號的頻率分辨率，只能降低環(huán)路的鑒相頻率，在輸出頻率不變的前提下降低鑒相頻率就意味著提高環(huán)路反饋支路的分頻比。而鎖相電路的相位噪聲主要由環(huán)路近載頻噪聲(參考源、鑒相器的等效噪聲）和VCO 遠載頻噪聲組成［5］，環(huán)路的分頻比越大，環(huán)路的近載頻噪聲就越差，環(huán)路的帶寬就越窄。由于小數(shù)分頻鎖相技術(shù)可對VCO 反饋支路的信號進行小數(shù)分頻，頻率合成器的最小頻率分辨率等于鑒相頻率的小數(shù)倍，從而降低了環(huán)路總的分頻比，有效地降低鎖相電路輸出信號的相位噪聲;而Σ-Δ 調(diào)制器的噪聲整形技術(shù)可以很好地抑制由小數(shù)分頻帶來的低頻噪聲(高頻噪聲可通過后級的環(huán)路濾波器濾除），從而提高輸出信號的質(zhì)量。

因此，在實際的工程應(yīng)用中，與整數(shù)分頻鎖相電路相比，小數(shù)分頻鎖相電路可用更高的鑒相頻率和更低的環(huán)路總分頻比，在實現(xiàn)高的頻率分辨率的同時，進一步提高頻率合成器的相位噪聲、捷變頻時間和雜散抑制等關(guān)鍵指標(biāo)。

2.2 寬帶線性調(diào)頻信號

目前，寬帶線性調(diào)頻信號的產(chǎn)生主要有下面3 種方式:一是DDS 產(chǎn)生低頻線性調(diào)頻信號，再用鎖相環(huán)鎖至高頻段實現(xiàn);二是DDS 產(chǎn)生低頻線性調(diào)頻信號，再通過倍頻、混頻的方式實現(xiàn);三是基于數(shù)字直讀波形產(chǎn)生，數(shù)字直讀產(chǎn)生正交基帶信號，再進行射頻調(diào)制實現(xiàn)。本文介紹的是一種新的大寬帶線性調(diào)頻信號產(chǎn)生方式。該方案通過軟件配置鎖相芯片HMC767。該芯片內(nèi)置的VCO 直接輸出大帶寬的線性調(diào)頻信號。該方式產(chǎn)生的線性調(diào)頻信號的帶寬僅受VCO 輸出的頻率范圍限制。與其他的寬帶線性調(diào)頻信號實現(xiàn)方式相比，本方式具有設(shè)備量小、線性度高、功耗低、集成度高、成本低和體積小等優(yōu)點。

2.3 輸出頻率計算

該鎖相芯片的輸出頻率計算公式為

其中，fout為鎖相環(huán)輸出信號的頻率，fref為輸入?yún)⒖夹盘柕念l率，k為VCO 反饋支路信號的分頻系數(shù)，R為參考支路R分頻器的分頻比，Nint為VCO 反饋支路N分頻器分頻比的整數(shù)部分，Nfrac為VCO 反饋支路N分頻器分頻比的小數(shù)部分。

2.4 環(huán)路濾波器

環(huán)路濾波器的設(shè)計是整個頻率合成器設(shè)計的關(guān)鍵，主要作用是濾除鑒相誤差電壓中的高頻分量和噪聲。環(huán)路濾波器決定了頻率合成器的雜散抑制、相位噪聲、鎖定時間和穩(wěn)定性等重要指標(biāo)［6］，在設(shè)計時應(yīng)該合理兼顧各項指標(biāo)的要求。

環(huán)路濾波器分無源環(huán)路和有源環(huán)路。無源環(huán)路濾波器受鎖相芯片電荷泵供電電壓限制，輸出的VCO 調(diào)諧電壓不高于電荷泵供電電壓，所以無源環(huán)路適用于VCO 調(diào)諧電壓較低的應(yīng)用場合。在需要較高的VCO調(diào)諧電壓時，必須采用有源環(huán)路濾波器。在對輸入的鑒相誤差信號濾波的同時有源環(huán)路濾波器還提供一定的增益，將VCO的調(diào)諧電壓調(diào)整到合適的范圍。

由于本設(shè)計中實際使用時VCO的調(diào)諧電壓高于鎖相芯片電荷泵供電電壓，故采用了有源環(huán)路濾波器。圖5 給出了環(huán)路濾波器的設(shè)計原理框圖。

圖5 環(huán)路濾波器電路原理圖

2.5 相位噪聲

眾所周知，鎖相環(huán)的帶內(nèi)相位噪聲可根據(jù)以下公式計算得出:

其中，PNtot為鎖相環(huán)輸出信號的帶內(nèi)相位噪聲，PNsynth為鎖相環(huán)的歸一化帶內(nèi)相位基底噪聲，N為VCO 反饋信號的分頻比，F(xiàn)pfd為鑒相頻率。

HMC767 在整數(shù)分頻模式下PNsynth典型值為－230 dBc/Hz，在小數(shù)分頻模式下PNsynth典型值為－227 dBc/Hz;若Fpfd為50 MHz，小數(shù)分頻輸出信號為9.201 GHz時，根據(jù)公式(2），帶內(nèi)相位噪聲的理論計算如下:

3 測試結(jié)果

通過以上的分析，對該頻率合成器進行了性能測試，測試結(jié)果如下。

圖6為輸出9 GHz信號的頻譜圖，從圖上可以看出，該頻點的雜散抑制指標(biāo)優(yōu)于70 dBc。

圖7為輸出中心頻率為9.1 GHz、帶寬為400 MHz線性調(diào)頻信號的頻譜圖。

圖8為輸出頻率由9.4 GHz 變?yōu)? GHz時的跳頻時間測試曲線。該頻率變化400 MHz時的跳頻時間約為17 μs。

圖9為鑒相頻率為50 MHz時小數(shù)分頻輸出9.201 GHz信號的相位噪聲測試曲線，相位噪聲指標(biāo)約為－106 dBc/Hz@1kHz、－105 dBc/Hz@10 kHz。實際測試的結(jié)果與前面計算出的理論值較為接近。

圖6 頻率為9 GHz的頻譜圖

圖7 400 MHz 帶寬線性調(diào)頻信號頻譜圖

圖8 跳頻時間測試曲線

圖9 相位噪聲測試曲線

4 結(jié)束語

本文基于小數(shù)分頻鎖相技術(shù)，采用了內(nèi)置集成VCO的鎖相芯片，實現(xiàn)了X波段低雜散、低相位噪聲的頻率合成器的設(shè)計。實驗測試結(jié)果表明該頻率合成器性能優(yōu)異。該頻率合成器實現(xiàn)電路簡單，在鎖相芯片內(nèi)置VCO的頻率范圍內(nèi)實現(xiàn)任意步進點頻信號和大帶寬線性調(diào)頻信號輸出，可用于雷達系統(tǒng)收發(fā)通道的本振信號和寬帶系統(tǒng)的超寬帶信號的產(chǎn)生。該頻率合成器具有設(shè)備量小、集成度高、體積小、功耗低、成本低等優(yōu)點，為現(xiàn)代雷達和電子系統(tǒng)提供了新的頻率合成器解決方案。

［1］Vadim Manassewitsch.頻率合成原理與設(shè)計［M］.何松柏，宋亞梅，鮑景富，等譯.3 版.北京:電子工業(yè)出版社，2008.

［2］劉永智，鮑景富，高樹廷.一種寬帶頻率綜合器的設(shè)計與實現(xiàn)［J］.中國電子科學(xué)研究院學(xué)報，2011，6(1）:24-27.

［3］潘玉劍，張曉發(fā)，袁乃昌.基于HMC830的低相噪低雜散頻率源設(shè)計［J］.電子設(shè)計工程，2011，19(19）:180-186.

［4］Hittite Microwave Corporation.HMC767LP6C Datasheet［DB/OL］.2012.http://www.hittite.com/content/documents/data_sheet/hmc767lp6c.pdf.

［5］方立軍，馬駿，王元慶.分數(shù)分頻鎖相頻率合成器及其實驗研究［J］.現(xiàn)代雷達，2002，78(1）:36-40.

［6］趙彥芬.頻率合成器環(huán)路濾波器的設(shè)計［J］.無線電工程，2006，36(4）:39-41.