基于DDS驅動PLL結構的Ka波段頻率合成器

摘要：隨著通信技術與信息技術的不斷發(fā)展，為了使頻率資源能夠得到充分的應用，現代通信、雷達以及導航系統(tǒng)等，其工作頻率已逐漸由微波波段向毫米波波段發(fā)展，而毫米波頻率合成器作為這些系統(tǒng)的主要部分，其性能好壞與系統(tǒng)的整體性能息息相關。另外，隨著上述各系統(tǒng)的工作頻段逐漸向毫米波波段發(fā)展，毫米波頻率合成器的需求也得到了急劇的增長。文章將介紹一種單片機控制的主要由直接數字頻率合成器（DDS）、鎖相環(huán)（PLL）以及倍頻器等組成的頻率合成技術來實現Ka波段頻率合成器的方案，以及其電路仿真的設計。

關鍵詞：Ka波段頻率合成器；DDS；PLL；相位噪聲；間接模擬式頻率合成法

中圖分類號：TN74 文獻標識碼：A 文章編號：1006—8937（2012）23—0137—03

毫米波頻率合成器在雷達、制導、電子對抗、毫米波通信以及遙感遙測等領域得到了廣泛的應用，而其性能的好壞也直接影響著整個系統(tǒng)的性能。獲得高性能毫米波頻率源的一種重要方法就是直接模擬式頻率合成法，而采用該方式來獲取高性能毫米波頻率合成器的缺點是體積大、設備較為復雜、價格昂貴。為了解決這些問題，在數字鎖相集成器件出現以后，研究出了一種鎖相式頻率合成器，然而在需要窄頻率步進時，環(huán)路帶寬的需要又降低了，從而導致鎖定時間變長，因而不能滿足快速跳頻的要求。之后，由于DDS的出現得以這一問題的解決，可同時又伴隨著另外的一些問題，例如輸出頻率上限較低、帶寬內雜散大等。本文介紹的通過單片機控制的直接數字頻率合成器（DDS）、鎖相環(huán)（PLL）以及倍頻器等組成的頻率合成技術能夠很好地解決上述問題。下面，根據實際工程應用中毫米波雷達對頻率源的技術要求，采用單片機控制的直接數字頻率合成器（DDS）、鎖相環(huán)（PLL）、倍頻器等組成的頻率合成技術對該頻率合成器提出了設計方案，并對電路進行仿真設計與分析。

1 技術指標

Ka波段頻率合成器的基本電氣指標主要包括以下幾個方面：頻率分辨率：不小于1 MHz；相位噪聲不大于—100dBc/Hz@1kHz，不大于—106dBc/Hz@10kHz；雜散抑制不大于—60 dBc；跳頻時間不大于50 us。

2 方案設計

2.1 設計思想

在進行方案設計過程中采用的是“X波段頻綜+毫米波四倍頻”的思路，X波段頻綜的相位噪聲要求為—112dBc/Hz@1kHz，—118dBc/Hz@10kHz，頻率步進為0.25MHz，帶內雜散小于—70 dBc。在采用該方案的時候，為了使X波段頻綜指標得到較高程度的實現，我們將DDS與PLL結合了起來，利用DDS與PLL的優(yōu)點。將DDS引入其中，主要是利用DDS的高頻率分辨率、高頻率轉化速度等特點來確保系統(tǒng)的高分辨率和捷變頻時間。同時也采用了將DDS輸出信號和DDS參考時鐘信號上變頻并在反饋支路中引入間接模擬式頻率合成法，以此減小環(huán)路的總分頻比，從而使系統(tǒng)能夠實現輸出低相位噪聲的要求。方案設計過程中對DDS的頻率、參考分頻比、一級環(huán)路分頻比進行了三重設計，這樣可以避免DDS雜散大的缺點。

2.2 方案框圖

①方案如圖1所示。

②工作流程。方案中選用高性能的100MHz晶體振蕩器作為基準信號，經過多次的倍頻、分頻、混頻后進行環(huán)路鎖定，輸出指標所要求的信號。

3 電路設計

3.1 DDS與PLL電路的設計

在DDS電路中，一部分芯片選用的是AD9854（DDS）芯片，它主要由一個低功耗DDS內核、一個32位的相位累加器、一個1GSPS10位DAC以及14位相位失調調整電路組成，是一種性能非常優(yōu)良的DDS器件。它能夠在以1 GHz內部時鐘速率驅動時直接產生高達400 MHz的輸出頻率，而且其32位的控制器也能夠提供0.233 Hz的調頻分辨率。在該電路中我們根據指標要求采用100MHz的參考晶振信號經3倍頻（倍頻器Ⅰ）后的信號作為AD9854的參考時鐘信號，并且AD9854選用的是具有很好雜散性能的53～58 MHz頻段進行輸出，然后再將該信號與300 MHz信號上變頻（混頻器Ⅰ），最后將其送入PLL環(huán)路中。

PLL鎖相環(huán)模塊的電路設計非常重要，在PLL電路設計過程中采用的是ADF4153鎖相環(huán)芯片。ADF4153芯片采用的是輸入參考時鐘頻率、反饋分頻值（指NDivider寄存器中的INT值與FRAC值）、參考頻率分頻值（指RDivider寄存器中的R值以及MOD值）與參考頻率倍頻值（指控制寄存器中的D值）這些參數來進行輸出頻率的計算。其計算公式為：

RFout=FPFD×（INT+（FRAC/MOD））

FPFD=REFin×（1+D）/R

式中，RFout表示VCO的輸出信號頻率；REFin表示輸入ADF4153的參考時鐘頻率；MOD表示分辨率系數，其范圍為2～4095；INT表示所設反饋分頻值的整數部分，其范圍為31～511；FRAC表示所設反饋分頻值的小數部分，其范圍為0～MOD；D表示輸入參考頻率倍頻值；R表示參考頻率分頻系數，其范圍為1～15。

由于DDS輸出信號和300 MHz信號上變頻后超過了ADF4153的參考輸入頻率的范圍，因此，我們單獨采用了數字分頻器HMC394LP4（分頻器Ⅰ），同時，我們將ADF4153中的R置1，D置0。另外，為了能夠使雜散性能較好，在該電路設計中采用了整數分頻，將FRAC置0，MOD置2。

在進行環(huán)路濾波器設計時，我們采用的是三階無源環(huán)路濾波器。而在電路中，因為其分辨率是由DDS控制的，因此將PLL的鑒相頻率適當的取了較高值，對頻率調節(jié)進行綜合考慮之后，將鑒相頻率的中心值取為20MHz，然后根據器件以及經驗將環(huán)路寬帶取值為500 KHz左右，將相位余量的初始值定位48度，最后，通過ADIsimPLL軟件就能夠對環(huán)路濾波器中各元器件的參數計算出來。

正是由于在設計中采用了混頻鎖相環(huán)，其中9.6 GHz的本振信號和VCO輸出的8.7～8.8 GHz信號混頻后得到800～900 MHz中頻信號，因此，在環(huán)路上面實際鎖定是800～900 MHz的中頻信號。

3.2 微波倍頻鏈路的設計

因為在設計中我們采用了間接模擬式頻率合成法，因此在其中需要設計一個9.6 GHz的微波倍頻鏈路。進行微波倍頻鏈路的設計時，首先需要將高頻譜純度的100 MHz晶振信號經3倍頻（倍頻器Ⅰ）后得到300 MHz信號，然后將該信號經濾波、放大后功分為三路：將其中一路作為DDS的參考時鐘信號，一路作為DDS上變頻（混頻器Ⅰ）的本振信號，最后的一路通過2×16（倍頻器Ⅰ、Ⅱ）倍頻到9.6 GHz，最后將濾波、放大后的信號作為混頻器Ⅱ的射頻輸入。在倍頻鏈路的設計過程中，為了能夠讓信號相噪保持不發(fā)生惡化，避免附加噪聲引入相噪中占據主導地位，設計中必須選擇性能合適的器件，并且需要設計合理的信號功率電平，以確保不出現低功率點。

將600 MHz信號16倍頻后得到9.6 GHz的信號需要采用濾波器對其中的諧波與雜散進行濾除，設計中選用的是三階微帶發(fā)夾型濾波器對其進行濾波。

3.3 X波段功分器的設計

對于VCO輸出信號而言，其中一路被送入毫米波倍頻，而另外一路是為PLL提供混頻所需的本振信號，因此，我們需要設計一個8.7～8.8 GHz的功分器（功分器Ⅲ）。X波段功分器的仿真模型如圖2所示，而其仿真結果如圖3所示。

從圖2、圖3中的仿真結果中我們可以看出，我們所設計的X波段功分器能夠很好的完成我們的設計要求。

3.4 毫米波4倍頻電路的設計

在進行毫米波4倍頻鏈路的電路設計時，我們選用的是毫米波四倍頻器與單片放大器。而毫米波4倍頻鏈路主要是將信號經過毫米波4倍頻器和單片放大器放大后進行輸出。

3.5 電路布板

整個電路在進行設計之后需要將電路布板，在進行電路布板的時候，我們采用的是腔體上下雙面布板，腔體的正面部分為鎖相環(huán)、DDS、電源以及控制電路，腔體的背面2部分是9.6 GHz的倍頻鏈、毫米波等。在電路的布板中為了避免各功能模塊之間出現互相干擾的情況，我們在腔體的正面與背面進行了分腔隔離設計。

4 結 語

隨著毫米波系統(tǒng)在雷達、制導、電子對抗、毫米波通信以及遙感遙測等方面的運用。目前我們所采用的獲取高性能毫米波頻率源的方式——直接式頻率合成具有體積大、設備復雜、雜散較大的缺點，因此，基于單片機控制的主要由直接數字頻率合成器（DDS）、鎖相環(huán)（PLL）以及倍頻器等組成的頻率合成技術應用而生。筆者主要對該頻率合成器的設計方案以及各電路模塊的設計進行了分析，并對其中一部分模塊進行了仿真，最后所設計出的Ka波段頻率合成器也滿足我們的設計要求，具有相位噪聲好、雜散低、分辨率高且捷變頻等性能特點。今后，由DDS驅動PLL結構的Ka波段頻率合成器在毫米波雷達、電子對抗以及通信系統(tǒng)等領域一定會得到更加廣泛的應用。

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